KR940001350A - 폴리실리콘을 이용한 반도체소자 격리방법 - Google Patents
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Abstract
본 발명은 실리콘 기판을 이요한 격리방버의 하나로 폴리실리콘(Poly silicon)을 이용하여 LOCOS방법에서 발생하는 버드즈빅(Bird's beak)을 없애고 불순물의 재분산을 줄여 64MDRAM이상의 고집적 소자개발에 필수적인 0.4㎛설계역활의 격리에서도 전기적 특성이 좋은 소자분리 방법을 개발하게 되었다.
또한 소지분리를 위한 산화물을 형성하기 위하여 산화시 실리콘의 재료로서 폴리실리콘을 사용하는 방법이며, LOCLS방법과 같이 실리콘 기판 위에 제1산화막을 기르고, 질화막과 제2산화막을 차례로 적층하여 제2산화막과 질화막 패턴을 만든다.
여기서 폴리실리콘막을 연마하여 산화시키고 길러진 산화물은 에칭백 공정을 이용하여 질화막 상층에까지 에칭한 다음에 LOCLS공정에서 진행하는 것과 같이 질화막과 제1산화막을 에칭하여 소자분리를 위한 산화물을 형성한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예인 폴리실리콘 산화물을 이용한 반도체 소자의 격리방법을 예시한 공정의 단면도.
제3도는 본 발명의 제2실시예인 폴리실리콘 산화물을 이용한 반도체 소자의 격리방법을 예시한 공정의 단면도.
제4도는 본 발명의 제3실시예인 폴리실리콘 산화물을 이용한 반도체 소자의 격리방법을 예시한 공정의 단면도.
제5도는 본 발명의 제4실시예인 폴리실리콘 산화물을 이용한 반도체 소자의 격리방법을 예시한 공정의 단면도.
Claims (8)
- 반도체 소자의 격리방법에 있어서, 실리콘기판(11)상에 제1산화막(12)과 질화막(13)을 순차로 증착하는 단계와, 감광막(15)을 도포한 후 리소그라피에 의해 상기 질화막(13)을 에칭하여 소자분리용 패턴을 형성하는 단계와, 채널정지층을 형성하기 위해 상기 실리콘기판(11)으로 불순물(1E13-1E15)을 주입하는 단계와, 100내지 400mm 정도의 두께로 폴리실리콘막(16)을 증착하는 단계와. 상기 폴리실리콘막(16)을 연마처리하여 연마폴리실리콘막(17)을 형성하는 단계와, 상기 연마폴리실리콘막(17)을 산화시켜 폴리산화막(18)을 성장시키고 상기 질화막(13)의 표면까지 상기 폴리산화막(19)을 에칭백하여 소자분리영역에 필드산화막(19)을 형성하는 단계와, 상기 필드산화막(19)을 에칭백하여 상기 질화막(13) 및 상기 제1산화막(12)을 순차로 제거하여 소자분리용 산화물(20)을 형성하는 단계로 포함하는 것을 특징으로 하는 폴리실리콘을 이용한 반도체 소자 격리방법.
- 제1항에 있어서, 상기 질화막(13)의 증착이 완료된 후 상기 질화막(13)상에제2산화막(14)을 증착하는 단계와, 포토리소그라피에 의해 상기 제2산화막(14)을 에칭하여 소자분리용 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리실콘을 이용한 반도체 소자의 격리 방법.
- 제2항에 있어서, 상기 소자분리용 패턴이 형성된 후 상기 패턴의 측면에 스페이서(26a)를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴실리콘을 이용한 반도체소자 격리 방법.
- 제3항에 있어서, 상기 스페이서(26a)는 상기 소자분리용 패턴이 형성된 후 상기 불순물이 주입되기 이전에 산화물을 증착하고 에칭백하여 형성되도록 하는 것을 특징으로 하는 폴리실리콘을 이용한 반도체 소자 격리방법.
- 제3항에 있어서, 상기 스페이서(26a)는 상기 불순물이 주입된 이후에 산화물을 증착하고 에칭백하여 형성되도록 하는 것을 특징으로 하는 폴리실리콘을 이용한 반도체 소자 격리방법.
- 제4항 또는 제5항에 있어서, 상기 스페이서(26a)는 상기 산화물 대신 질화물에 증착에 의해 형성되는 것을 특징으로 하는 폴리실리콘을 이용한 반도체 소자 격리방법.
- 제4항 또는 제5항에 있어서, 상기 스페이스(26a)는 상기 산화물 대신 폴리실리콘의 증착에 의해 형성되는 것을 특징으로 하는 폴리실리콘을 이용한 반도체 소자 격리방법.
- 반도체 소자 격리방법에 있어서, 실리콘기판(41)상에 제1산화막(42)과 질화막(43)을 증착하고, 그 위에 제2산화막(44)을 순차 형성하는 공정과, 상기 제2산화막(44)상면에 감광막(45)을 도포한 다음 포토리소그라피 공정을 이용하여 소자분리용 산화막이 형성될 부분위의 패턴을 정의한 후 제2산화막(44)과 질화막(43)을 제거하는 공정과, 채널정지층을 형성하기 위하여 불순물(1E13-1E15)을 상기 실리콘기판(41)으로 주입하는 공정과, 그 위에 폴리실리콘막(46)을 증착하는 공정과, 상기 제2산화막(44)의 상면에 있는 폴리실리콘(46)을 상기 제2산화막(44)의 표면이 드러날 때 까지 연마한 다음 패턴 부분에 연마폴리실리콘막(47)을 형성하고 상기 제2산화막(44)을 에칭하는 공정과, 산화를 실시하여 폴리실리콘막(47)에 의하여 폴리산화막(48)을 형성하는 공정과, 상기 질화막(43)과 상기 제1산화막(42)을 차례로 식각하여 제거하는 공정을 포함하는 것을 특징으로 하는 폴리 실리콘을 이용한 반도체 소자 격리방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92010014A KR950001755B1 (en) | 1992-06-10 | 1992-06-10 | Semiconductor device isolation method using polisilicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR92010014A KR950001755B1 (en) | 1992-06-10 | 1992-06-10 | Semiconductor device isolation method using polisilicon |
Publications (2)
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| KR950001755B1 KR950001755B1 (en) | 1995-02-28 |
Family
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Family Applications (1)
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Country Status (1)
| Country | Link |
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| KR (1) | KR950001755B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966617A (en) * | 1996-09-20 | 1999-10-12 | Kavlico Corporation | Multiple local oxidation for surface micromachining |
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1992
- 1992-06-10 KR KR92010014A patent/KR950001755B1/ko not_active IP Right Cessation
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| KR950001755B1 (en) | 1995-02-28 |
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