KR940001289B1 - Integrated circuit device - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 믹서용 집적 회로 장치의 회로 접속도.1 is a circuit connection diagram of a conventional integrated circuit device for a mixer.
제2도는 제1도의 구조를 도시하는 단면도.2 is a sectional view showing the structure of FIG.
제3도는 본 발명에 관한 믹서용 집적 회로 장치의 단면도.3 is a cross-sectional view of an integrated circuit device for a mixer according to the present invention.
제4도는 제3도의 보호 다이오드부의 평면도.4 is a plan view of the protection diode of FIG.
제5도는 보호 다이오드에 요구되는 특성을 도시하는 도면.5 shows the characteristics required for a protection diode.
제6도는 본 발명에 믹서용 집적 회로 장치의 다른 실시예의 회로 접속도.6 is a circuit connection diagram of another embodiment of an integrated circuit device for a mixer according to the present invention.
제7도 내지 제9도는 본 발명의 다른 실시에를 도시하는 단면도.7 to 9 are cross-sectional views showing another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,30 : 제1도전형의 제1반도체층 2,31 : 제1도전형의 제2반도체층1,30: first semiconductor layer of first conductivity type 2,31: second semiconductor layer of first conductivity type
3,32,33 : 매입 영역 4,36 : 콜렉터영역3,32,33: embedding area 4,36: collector area
5,37 : 콜렉터 취출부 34 : 제1도전형의 제3반도체층5, 37: collector outlet 34: third semiconductor layer of first conductive type
6,43 : 베이스층 7,44 : 베이스 취출부6,43: base layer 7,44: base extracting part
8,45 : 에미터 9,50 : 열산화물층8,45 emitter 9,50 thermal oxide layer
10,53 : 다결정 규소층 11,54 : 몰리브덴 실리사이드10,53 polycrystalline silicon layer 11,54 molybdenum silicide
14,46 : 소오스 15,47 : 드레인14,46 source 15,47 drain
16,51 : 게이트 산화물층 17,35 : 제1도전형의 제1영역16,51: gate oxide layer 17,35: first region of first conductivity type
본 발명의 집적 회로 장치에 관한 것으로 특히, 이른바 바이모스(BiMOS) 구조의 집적 회로 장치에 부설한 보호 다이오드에 아주 적합하고, 100MHz 내지 800MHz의 고주파 영역에 있어서의 TV용 VHF, UHF 대에서 동작하는 아날로그 리니어(Analogue Linear) 회로에 적용된다.The present invention relates to the integrated circuit device of the present invention, and is particularly suitable for a protection diode installed in an integrated circuit device of a so-called BiMOS structure, and operates in the VHF and UHF bands for TVs in the high frequency range of 100 MHz to 800 MHz. Applied to analog linear circuits.
집적 회로 장치의 일부는 믹서(Mixer)로서도 이용되고 있으며, 그 일례를 제1도에 도시하였다. 즉, 바이폴라 트랜지스터의 에미터를 MOSFET의 드레인에 연결하고, 이 소오스와 게이트간에 보호 다이오드를 설치하여 회로를 구성하고 있다. 이 구조를 나타내는 제2도의 단면도에서 명확하듯이 바이폴라 트랜지스터 및 MOSFET는 당연히 실리콘 반도체 기판에 모노리딕(Monolythic)으로 형성되어 있다. 또한, 본 발명에 대한 이후의 기재에서는 P 도전형을 제1도전형, N 도전형을 제2도전형으로 한다. 상술한 구조를 얻기 위해서는, 제1도전형 P 실리콘 반도체층(1), 즉 반도체 기판의 표면에는 보다 고농도의 제1도전형의 에피덱셜(Epitaxial)층, 즉 제2반도체층(2)를 퇴적시켜 반도체 기판을 구성하고, 이 제2반도체층(2)에 각종 부품을 만들어 넣어 집적 회로를 형성하므로, 제2반도체층(2)의 표면이 집적 회로 소자의 표면이 된다. 이와 같이 제1도전형의 제2반도체층(2)보다 저농도인 제1반도체층(1)을 설치한 것은 바이폴라 트랜지스터의 콜렉터간의 용량을 삭감하기 위해 취해진 수단이다.A part of the integrated circuit device is also used as a mixer (Mixer), an example of which is shown in FIG. In other words, the circuit is formed by connecting the emitter of the bipolar transistor to the drain of the MOSFET and providing a protection diode between the source and the gate. As is apparent from the cross-sectional view of FIG. 2 showing this structure, the bipolar transistor and the MOSFET are naturally formed monolithic on the silicon semiconductor substrate. In addition, in the following description of the present invention, the P conductivity type is the first conductive type, and the N conductivity type is the second conductive type. In order to obtain the above-described structure, a higher concentration of the first conductive type epitaxial layer, that is, the second semiconductor layer 2, is deposited on the surface of the first conductive P silicon semiconductor layer 1, that is, the semiconductor substrate. By forming a semiconductor substrate and forming various components in the second semiconductor layer 2 to form an integrated circuit, the surface of the second semiconductor layer 2 becomes the surface of the integrated circuit element. Thus, the provision of the 1st semiconductor layer 1 which is lower than the 2nd semiconductor layer 2 of a 1st conductive type is a means taken in order to reduce the capacitance between the collectors of a bipolar transistor.
상술한 바와 같이 이 집적 회로에서는 MOSFET와 보호 다이오드에 첨가하여 바이폴라 트랜지스터를 설치하므로 양 반도체층(1,2)의 경계 부근의 소정의 위치에 매입 영역(3)을 통상의 방법에 의해 형성한다. 즉, 제1도전형의 제1반도체층(1)의 예정된 장소에 제2도전형을 나타내는 Sb를 확산, 도입후 제1도전형의 제2반도체층 (2)를 퇴적하여 제2도전형의 N 매입 영역(3)이 완성된다. 이 매입 영역 (3)에 대응하는 제2반도체층(2) 부분에는 제2도전형의 불순물을 도입·확산하여 바이폴라 트랜지스터의 콜렉터 영역(4) 및 저저항의 제2도전형의 콜렉터 취출부(5,5)를 형성한다.As described above, in this integrated circuit, since the bipolar transistor is provided in addition to the MOSFET and the protection diode, the buried region 3 is formed at a predetermined position near the boundary between the semiconductor layers 1 and 2 by a conventional method. That is, Sb, which represents the second conductive type, is diffused to a predetermined place of the first semiconductor layer 1 of the first conductive type, and after introduction, the second semiconductor layer 2 of the first conductive type is deposited to deposit the second conductive type. The N embedding region 3 is completed. Into the portion of the second semiconductor layer 2 corresponding to the buried region 3, impurities of the second conductive type are introduced and diffused, so that the collector region 4 of the bipolar transistor and the collector withdrawing portion of the second conductive type having low resistance ( 5,5).
제2도전형 콜렉터 영역(4)의 일부에는 제1도전형의 베이스 영역(6)과 배선 전극간의 저항 접촉을 완전하게 하기 위해, 보다 고농도의 제1도전형의 베이스 취출부(7)를 형성하고, 베이스층(6) 내부에 제2도전형의 에미터층(8)을 형성한다. 또한, 제2도전형의 에미터층(8)은 필요한 불순물을 도우프(Dope)한 다결정 규소층 (10)으로부터의 확산에 의해 형성된다. 이 도프된 다결정 규소층(10)에는 몰리브덴 실리사이드(Molybdenum silicide)층(11)을 적층하고 있는데, Al의 돌출 현상의 방지와 저항의 저하를 목적으로 하고 있다.A part of the second conductive collector region 4 is provided with a base extracting portion 7 of the first conductive type having a higher concentration in order to complete the ohmic contact between the base region 6 of the first conductive type and the wiring electrode. The emitter layer 8 of the second conductivity type is formed in the base layer 6. In addition, the emitter layer 8 of the second conductivity type is formed by diffusion from the polycrystalline silicon layer 10 doped with necessary impurities. A molybdenum silicide layer 11 is laminated on the doped polycrystalline silicon layer 10, for the purpose of preventing Al protrusion and lowering the resistance.
이 바이폴라 트랜지스터에 인접하여 MOSFET 및 이에 인접하여 보호 다이오드를 모노리딕하게 형성하고 있는데, 각각의 사이에는 분리용의 절연물층 이른바 LOCOS(Local Oxidation of Separation)층(13)을 형성한다.A MOSFET and a protection diode are monolithically formed adjacent to the bipolar transistor, and an insulating layer for isolation, a so-called Local Oxidation of Separation (LOCOS) layer 13, is formed therebetween.
상술한 MOSFET는 공지된 구조와 아주 동일한데, 간단히 설명하자면, 제1도전형의 제2반도체층(2)의 표면 부분으로부터 내부를 향해 제2도전형의 소오스층(14)와 드레인층(15)을 형성하고, 채널 영역에 해당되는 제2반도체층(2) 부분에 게이트 산화물층(7)을 설치한다. 여기에는 다결정 규소층(10)과 몰리브덴 실리사이드층 (11)을 적층하여 복합층에 의한 게이트 전극(19)을 형성한다. 또한, MOSFET의 게이트 산화물층(7)의 정전 파괴 내량(靜電破壞耐量)을 향상시키는 보호 다이오드는 제1도전형의 제2반도체층(2)의 일부에 설치한 제2도전형의 제1영역(16)에 제1영역 (17)과 제2영역(18)을 설치하여 구성하고 있다.The MOSFET described above is exactly the same as the known structure, but in brief, the source layer 14 and the drain layer 15 of the second conductive type are directed inward from the surface portion of the second semiconductor layer 2 of the first conductive type. ), And the gate oxide layer 7 is provided on the portion of the second semiconductor layer 2 corresponding to the channel region. The polycrystalline silicon layer 10 and the molybdenum silicide layer 11 are laminated | stacked here, and the gate electrode 19 by a composite layer is formed. In addition, the protection diode which improves the electrostatic breakdown resistance of the gate oxide layer 7 of the MOSFET is the first region of the second conductive type provided in a part of the second semiconductor layer 2 of the first conductive type. The first area 17 and the second area 18 are provided at 16.
제1영역(17)과 제2영역(18)은 제1도에서 명백하듯이 MOSFET의 게이트 전극 (19)와 소오스층(14)에 각각 접속되어 있고, 따라서 2개의 다이오드의 음극끼리 MOSFET의 게이트 소오스 사이에 병렬로 접속되게 된다.The first region 17 and the second region 18 are connected to the gate electrode 19 and the source layer 14 of the MOSFET, respectively, as is clear from FIG. 1, so that the cathodes of the two diodes are connected to the gate of the MOSFET. It will be connected in parallel between the sources.
이 MOSFET의 동작에 대해 영향을 미치지 않고, 게다가 충분한 정전 파괴 내량을 갖게 하기 위해 보호 다이오드에는 다음과 같은 특성이 요구된다.In order to have no effect on the operation of the MOSFET and to have sufficient electrostatic breakdown resistance, the protection diodes require the following characteristics.
(1) 입력 신호의 범위내에서 파괴(Brake Down)되지 않고, 누설 전류도 작을 것, (2) 게이트 산화물층의 파괴 전압 이하에서 파괴될 것 등이다.(1) No breakdown within the range of the input signal, small leakage current, (2) breakdown below the breakdown voltage of the gate oxide layer, and the like.
이를 도면에 나타내면 제3도에 도시한 바와 같다. 즉, 보호 다이오드의 파괴 전압(Vr)은 입력 신호의 최대치(Vi) 및 게이트 산화물층의 정전 파괴 전압(Vd)에 대해 Vi<Vr<Vd로 되는 것이 필요하다.This is shown in FIG. 3 as shown in the figure. That is, the breakdown voltage Vr of the protection diode needs to be Vi <Vr <Vd with respect to the maximum value Vi of the input signal and the electrostatic breakdown voltage Vd of the gate oxide layer.
이 조건을 만족시키기 위해서는, 제2도전형의 제1영역(16)의 불순물 농도와 확산 깊이(Xj)를 최적화해야 하며, (1)의 항목을 만족시키려면, Xj를 3μm 이상으로 상당히 깊게 할 필요가 있다. 이 제2도전형의 제1영역(16)은 N형 불순물의 이온 주입·확산만으로 형성되어 있고, Xj가 3μm 이상으로 되기 위해 고온·장시간, 예를 들면 1200℃에서 2시간 동안 행해지고 있었다.In order to satisfy this condition, it is necessary to optimize the impurity concentration and the diffusion depth Xj of the first region 16 of the second conductive type, and to satisfy the item of (1), Xj can be made significantly deeper than 3 μm. There is a need. The first region 16 of the second conductive type is formed only by ion implantation and diffusion of N-type impurities, and has been performed at high temperature for a long time, for example, at 1200 ° C. for 2 hours so that Xj becomes 3 μm or more.
한편, 제1도전형의 제2반도체층(2)의 두께는 지금까지 6μm 정도이며, 콜렉터 영역(4)를 형성하는 경우도 고온 장시간, 예를 들면 1200℃에서 2-3시간 동안 열확산으로 콜렉터 영역을 형성하였기 때문에, 다이오드의 제2도전형의 제1영역 (16)을 형성하는데 고온 장시간의 열확산을 행해도 바이폴라 트랜지스터의 특성에 영향을 미치는 일은 없었다.On the other hand, the thickness of the second semiconductor layer 2 of the first conductive type is about 6 μm so far, and even when the collector region 4 is formed, the collector is thermally diffused at a high temperature for a long time, for example, at 1200 ° C. for 2-3 hours. Since the region was formed, the thermal diffusion for a long time at a high temperature for forming the first region 16 of the second conductive type of the diode did not affect the characteristics of the bipolar transistor.
상술한 공정에 의해 형성되는 집적 회로 소자에서는 이득대영역의 폭의 적 fT이 2-4GHz인 바이폴라 트랜지스터가 얻어졌다. 그러나 제1도에 도시한 집적 회로 소자에서는 고주파 특성을 향상시키기 위해 바이폴라 트랜지스터의 특성을 향상시키는 것이 중요하게 되는데, 복합 반도체층과 콜렉터 영역 사이의 기생 용량을 저감시키는 일이 필요해진다. 따라서, 제1도전형의 제2반도체층의 두께도 얇게 해야하며, fT=7-10GHz의 트랜지스터를 형성할 경우 두께는 2μm 정도이다.In the integrated circuit device formed by the above-described process, a bipolar transistor having a red width f T of a gain-to-area area of 2-4 GHz was obtained. However, in the integrated circuit device shown in FIG. 1, it is important to improve the characteristics of the bipolar transistor in order to improve the high frequency characteristics, and it is necessary to reduce the parasitic capacitance between the composite semiconductor layer and the collector region. Therefore, the thickness of the second semiconductor layer of the first conductive type should also be thin, and when the transistor of f T = 7-10 GHz is formed, the thickness is about 2 m.
이 경우, 콜렉터 영역을 형성하기 위해 필요한 확산 온도·시간은 1100℃·4시간 정도이며, 그 이상의 열 확산을 행하면 제2도전형의 매입 영역으로부터의 불순물층이 배어남으로서 콜렉터 영역의 농도가 높아져 바이폴라 트랜지스터의 내압이나 fT등이 저하된다. 이 때문에, 다이오드의 제2도전형의 제1영역 형성에 요구되는 확산 온도와 시간도 거의 1100℃·4시간이 되며, 접합의 깊이 Xj는 약 1.2μm가 된다. 이 때문에 다이오드의 파괴 전압은 4-6V로 현저히 저하되는 난점이 있었다.In this case, the diffusion temperature and time required for forming the collector region are about 1100 ° C. for 4 hours. If the thermal diffusion is further performed, the impurity layer from the buried region of the second conductivity type is soaked and the concentration of the collector region becomes high. such as pressure or f T of the bipolar transistor is lowered. For this reason, the diffusion temperature and time required for forming the first region of the second conductivity type of the diode are also about 1100 ° C and 4 hours, and the junction depth Xj is about 1.2 µm. For this reason, the breakdown voltage of a diode had a difficulty falling remarkably to 4-6V.
본 발명은 이와같은 사정에 의해 이루어진 것이며, 특히, 집적 회로의 고주파화에 수반하여 저온하에서 제조하여도 양호한 특성이 얻어지는 보호 다이오드 소자를 갖춘 집적 회로 장치를 제공하는 것을 목적으로 하는 것이다.This invention is made | formed by such a situation, Comprising: It aims at providing the integrated circuit device with a protection diode element which obtains the characteristic favorable even if it manufactures at low temperature with the high frequency of an integrated circuit especially.
반도체 기판에 바이폴라 트랜지스터, MIS 소자 및 상기 MIS 소자용 보호 다이오드를 구비하여 되는, 집적 회로 장치에 있어서, 제1도전형의 반도체 기판의 일부 상에 형성된 제2도전형의 제1영역과, 상기 제1영역상에 형성된 제1도전형의 복수의 영역과, 상기 제2도전형의 제1영역의 하부에 상기 제1영역과 접속되어 연속하여 형성되는 제2도전형의 매입 영역으로 구성되는 보호 다이오드에 본 발명에 관한 집적회로 장치의 특징이 있다.An integrated circuit device comprising a bipolar transistor, a MIS element, and a protection diode for the MIS element in a semiconductor substrate, comprising: a first region of a second conductive type formed on a part of a semiconductor substrate of a first conductive type; A protection diode comprising a plurality of regions of the first conductive type formed on one region, and a buried region of the second conductive type formed in succession by being connected to the first region under the first region of the second conductive type. There is a feature of an integrated circuit device according to the present invention.
또한, 상술한 집적 회로 장치에 있어서, 바이폴라 트랜지스터의 적어도 1개는 제1도전형의 반도체 기판의 일부상에 형성된 제2도전형의 제2영역과, 상기 제1도전형의 반도체 기판의 일부상에 상기 제2도전형의 제2영역에 인접하여 형성되고, 상기 제2영역보다 고농도의 제2도전형의 제3영역과, 상기 제2영역과 제3영역의 하부에 상기 제2영역과 제3영역에 접속되어 연속하여 형성된 제2도전형의 매입 영역으로 구성되는 섬영역에 형성되어, 상기 보호 다이오드의 제2도전형의 제1영역과 상기 바이폴라 트랜지스터의 제2도전형의 제2영역이 동일 도전형의 불순물을 함유하고, 또한 다른 농도를 유지하는 점에도 본 발명에 관한 집적 회로 소자의 특징이 있다.In the integrated circuit device described above, at least one of the bipolar transistors includes a second region of the second conductive type formed on a part of the semiconductor substrate of the first conductive type and a part of the semiconductor substrate of the first conductive type. A third region of the second conductive type having a higher concentration than the second region, and a lower portion of the second region and the third region; A first region of the second conductive type of the protection diode and a second region of the second conductive type of the bipolar transistor are formed in an island region formed of a buried region of the second conductive type that is connected to three regions in succession. The integrated circuit device according to the present invention is also characterized by containing impurities of the same conductivity type and maintaining different concentrations.
또한, 상술한 집적 회로 장치에 있어서, 제1도전형의 제1반도체층과, 이에 적층하여 보다 농도가 높은 제1도전형의 제2반도체층과, 이 양 반도체층의 경계 부근에 설치하는 제2도전형의 제1매입 영역과, 이에 접속되어 연속하여 제1도전형의 제2반도체층에 형성하고 매입 영역보다 저농도인 제2도전형의 제1영역과, 이 제2도전형의 제1영역내에 형성되어 제1도전형의 제2반도체층 표면을 구성하는 제1도전형의 복수의 영역과 제1도전형의 제2반도체층에 형성된 섬영역과, 이 섬영역을 구성하는 제1도전형의 제2반도체층 및 이에 인접하는 제1도전형의 제1반도체층의 경계 부근에 형성되는 제2도전형의 제2매입 영역과, 이 제2매입 영역에 접속하는 섬영역에 형성하는 바이폴라 트랜지스터에도 본 발명에 관한 집적 회로 장치의 특징이 있다.Further, in the integrated circuit device described above, the first semiconductor layer of the first conductive type, the second semiconductor layer of the first conductive type having a higher concentration by being stacked thereon, and the agent provided near the boundary between these semiconductor layers A first buried region of the second conductivity type, a first region of the second conductive type which is formed in a second semiconductor layer of the first conductive type continuously connected thereto and has a lower concentration than the buried region, and a first of the second conductive type A plurality of regions of the first conductivity type formed in the region and forming the surface of the second semiconductor layer of the first conductivity type and island regions formed in the second semiconductor layer of the first conductivity type; Bipolar formed in the second buried region of the second conductive type formed near the boundary between the second semiconductor layer of the die type and the first semiconductor layer of the first conductive type adjacent thereto and the island region connected to the second buried region. The transistor also has the features of the integrated circuit device of the present invention.
이와 같이 본 발명에 관련된 집적 회로 장치에서는 MOSFET의 게이트 산화물층에 충분한 정전 파괴 내량을 보유시키기 위해 설치하는 보호 다이오드를 제1도전형의 제1반도체층에 모노리딕하게 형성하는데, 이 보호 다이오드는 제1도전형의 제1반도체층에 퇴적하는 제1도전형의 제2반도체층에 형성하고, 또한, 양층의 경계 부근에 제2도전형의 제1매입 영역을 형성한다. 또한 이에 접속한 제2도전형의 제1영역에 다이오드용 제1도전형의 복수 영역을 형성하고 있다.As described above, in the integrated circuit device according to the present invention, a protection diode provided in the gate oxide layer of the MOSFET in order to maintain sufficient electrostatic breakdown resistance is monolithically formed in the first semiconductor layer of the first conductivity type, which is a first protection diode. It forms in the 2nd semiconductor layer of the 1st conductivity type | mold deposited on the conductive 1st semiconductor layer, and forms the 1st embedding area | region of the 2nd conductivity type near the boundary of both layers. Further, a plurality of regions of the first conductive type for diodes are formed in the first region of the second conductive type connected thereto.
그리고, TV의 UHF과 VHF 대용의 100MHz-800MHz에서 사용하는 아날로그 리니어 회로로서 형성되는 본 발명과 관련된 집적 회로 장치에서는, 그 특성에 전력 이득이나 잡음 지수가 반도체층의 구조에 의존한다고 하는 사실에 의해 복합층으로 하였다. 즉 제1도전형의 제1반도체층 P의 표면에 고농도 P의 제1도전형의 제2반도체층(에피텍셜층)을 퇴적하는데 더하여, 제1도전형의 제1반도체층의 다른 면에는 더욱 높은 농도 P의 제1도전형의 제3반도체층을 설치하여, 3층 구조의 복합반도체 기판을 이용할 수도 있다.In the integrated circuit device according to the present invention, which is formed as an analog linear circuit used at 100 MHz-800 MHz instead of UHF and VHF of a TV, the characteristics of the power gain and noise figure depend on the structure of the semiconductor layer. It was set as the composite layer. That is, in addition to depositing the second semiconductor layer (epitaxial layer) of the first conductivity type of high concentration P on the surface of the first semiconductor layer P of the first conductivity type, the other surface of the first semiconductor layer of the first conductivity type is further added. It is also possible to provide a third semiconductor layer of the first conductive type having a high concentration P to use a composite semiconductor substrate having a three-layer structure.
제3도 내지 제7도를 참조하여 본 발명의 실시예를 설명하는데, 우선 제3도에 도시한 집적 회로 장치의 제조 공정에 대해 설명한다.An embodiment of the present invention will be described with reference to FIGS. 3 to 7, but first, a manufacturing process of the integrated circuit device shown in FIG. 3 will be described.
8×1014/cm3정도의 B를 포함한 제1도전형의 제1반도체층, 즉 반도체 기판 P_(30)의 표면에는 통상의 방법에 의해 약 5×1019/cm3의 Sb를 함유하는 제2도전형의 매입 영역의 기초를 사진석판인쇄(photolithography) 기술을 이용하여 형성한다. 이 매입 영역의 기초는 바이폴라 트랜지스터 및 보호 다이오드 형성 예정 위치에 대응하는 장소에 형성한다. 이어서, B가 대강 2×1015/cm3정도 혼힙된 에피텍셜층, 즉 제1도전형의 제2반도체층 P(31)을 퇴적함과 동시에 제2도전형의 매입 영역(32,33)을 양층의 경계 부근에 완성시킨다. 이와같은 종래와 마찬가지의 반도체 기판 외에 제7도와 같이, 또한, 제1도전형의 제1반도체층 P_(30)의 다른 면에는 B를 1×1019/cm3정도 포함한 제1도전형의 제3반도체층 P++(34)를 설치하여 3층으로 구성되는 복합 반도체 기판, 즉, 복합 반도체층을 형성할 수도 있다. 또한, 이 이외의 부품은 제3도와 동일하므로 번호와 설명을 생략한다. 이와같이 제3도의 복합 반도체층의 표면을 구성하는 제1도전형의 제2반도체층 P(31)의 표면을 집적 회로 장치의 표면으로서 기능시키므로, 여기로부터 내부로 향하여 불순물을 도입·확산시켜 보호 다이오드, MOSFET 및 바이폴라 트랜지스터가 모노리딕하게 형성된다. 상세한 프로세스는 생략하고 구조에 따라 설명하면, 제1도전형의 제2반도체층(31)의 표면에는 공지된 열산화층(도시 안함)을 형성한다.On the surface of the first semiconductor layer of the first conductivity type including B of about 8 × 10 14 / cm 3 , that is, on the surface of the semiconductor substrate P _ 30, Sb of about 5 × 10 19 / cm 3 is contained by a conventional method. The base of the buried region of the second conductive type is formed using photolithography. The base of this buried region is formed at a position corresponding to the position at which the bipolar transistor and the protection diode are to be formed. Subsequently, B deposits an epitaxial layer in which approximately 2 x 10 15 / cm 3 is mixed, that is, a second semiconductor layer P (31) of the first conductive type and at the same time the buried regions 32 and 33 of the second conductive type. This is completed near the boundary of both layers. In addition to the same semiconductor substrate as in the conventional art, as shown in FIG. 7 and the other surface of the first semiconductor layer P _ 30 of the first conductive type, the first conductive type including B about 1 × 10 19 / cm 3 The third semiconductor layer P ++ 34 may be provided to form a composite semiconductor substrate composed of three layers, that is, a composite semiconductor layer. In addition, components other than this are the same as FIG. 3, and the number and description are abbreviate | omitted. In this way, the surface of the first semiconductor type second semiconductor layer P31 constituting the surface of the composite semiconductor layer of FIG. 3 functions as a surface of the integrated circuit device. Therefore, impurities are introduced and diffused from here to the protection diode. , MOSFETs and bipolar transistors are monolithically formed. When the detailed process is omitted and described according to the structure, a known thermal oxidation layer (not shown) is formed on the surface of the second semiconductor layer 31 of the first conductivity type.
다음에 사진 석판 인쇄 기술에 의해 소정의 위치에 설치한 개구를 통해 불순물 도입 공정을 행한다. 즉, P의 이온 주입 공정에 의해 제2도전형의 콜렉터 영역으로서 기능하는 제2영역(36), 콜렉터 취출부 N(37)과 보호 다이오드용 N 영역으로서 동작하는 제1영역(35)를 형성한다. 상세히 말하면, 농도에 따라 주입량을 제어하고서 슬럼핑 공정을 동시에 행하여 각 영역을 형성한다. 주입 조건으로서는 상술한 단계마다에, 가속 전압 70KeV의 주입량(dose) 1.9×1012/cm2, 가속 전압 70KeV의 주입량 2.0×1015/cm2또한, 가속 전압 70KeV의 주입량 2.0×1013/cm2으로 행하고, 슬럼핑 조건이 1100℃로 유지한 질소 분위기 중에서 약 3시간으로 하였다.Next, an impurity introduction step is performed through an opening provided at a predetermined position by a photolithography technique. That is, by the ion implantation process of P, the second region 36 serving as the collector region of the second conductivity type, the collector extracting portion N 37 and the first region 35 operating as the N region for the protection diode are formed. do. In detail, each region is formed by simultaneously performing a slumping process while controlling the injection amount according to the concentration. As the injection conditions, the injection amount of the acceleration voltage of 70 KeV is 1.9 × 10 12 / cm 2 , the injection amount of the acceleration voltage of 70KeV is 2.0 × 10 15 / cm 2 , and the injection amount of the acceleration voltage of 70KeV is 2.0 × 10 13 / cm for each of the above-described steps. It carried out at 2 and made it about 3 hours in nitrogen atmosphere in which slumping conditions were maintained at 1100 degreeC.
이 바이폴라 트랜지스터용 콜렉터 영역, 즉 제2도전형의 제2영역(36)과 보호 다이오드용 제2도전형의 제1영역(35)의 이온 주입 공정은 동일 조건으로 행해도 좋으나, 형성하는 소자의 특성에 따른 최적 조건에서 행하는 것이 유리하다. 분리용 산화물로서 이른바 선택 산화물층(52...)를 보호 다이오드, MOSFET 및 바이폴라 트랜지스터간의 소정의 장소에 공지의 수단에 의해 형성한다. 이 결과, 두께 10000Å의 선택 산화물층(52)에 의해 분리된 보호 다이오드 및 바이폴라 트랜지스터 형성 예정 위치에 매입 영역(32,33)을 각각 설치한 보호 다이오드용 섬영역(40), MOSFET용 섬영역(41) 및 바이폴라 트랜지스터용 섬영역(42)가 완성된다. 다음에 매입 영역(32 및 33)을 수반한 보호 다이오드 및 바이폴라 트랜지스터용 섬영역(40,42)에는 두께 1000Å의 산화물층(52)을 설치하고서, 가속 전압 40KeV의 주입량 3.0 ×1015cm-2의 조건에서 B를 주입하고, 1000℃로 유지한 질소 분위기 중에서 30분 정도 열처리 함으로서 제1도전형 영역(38,39) 및 바이폴라 트랜지스터용 베이스 영역(44)를 형성한다.The ion implantation process of the bipolar transistor collector region, that is, the second region 36 of the second conductive type and the first region 35 of the second conductive type for protection diode may be performed under the same conditions. It is advantageous to carry out under optimum conditions according to the characteristics. As the oxide for separation, the so-called selective oxide layer 52 ... is formed at a predetermined place between the protection diode, the MOSFET and the bipolar transistor by known means. As a result, the protection diode island region 40 and the MOSFET island region each having the embedding regions 32 and 33 formed in the protection diode and the bipolar transistor formation scheduled position separated by the selective oxide layer 52 having a thickness of 10000 mA are formed. 41 and the island region 42 for the bipolar transistor are completed. Next, the oxide layers 52 having a thickness of 1000 kW are provided in the protection diodes and the bipolar transistor island regions 40 and 42 with the buried regions 32 and 33, and the injection amount of the acceleration voltage of 40 KeV is 3.0 × 10 15 cm -2. The first conductive regions 38 and 39 and the base region 44 for the bipolar transistor are formed by injecting B under heat treatment and performing heat treatment for about 30 minutes in a nitrogen atmosphere maintained at 1000 ° C.
또한, MOSFET 형성용 섬영역(41)에 형성되어 있는 산화물층을 제거후 소정의 장소를 개구한 레지스트패턴을 피복하여 가속 전압 40KeV의 주입량 5.0×1015cm-2의 조건에서 As를 이온 주입하여 소오스, 드레인 영역의 접촉 영역(46,47)을 설치한다. 또한 새로운 산화 공정을 실시하여, 두께 500Å의 게이트 산화물층(48)을 형성한다.In addition, after removing the oxide layer formed in the MOSFET formation island region 41, the resist pattern is opened to cover a predetermined place, and As is ion implanted under a condition of 5.0 × 10 15 cm −2 at an acceleration voltage of 40 KeV. Contact regions 46 and 47 of the source and drain regions are provided. In addition, a new oxidation step is performed to form a gate oxide layer 48 having a thickness of 500 kHz.
또한, 가속 전압 40KeV, 주입량 5.0×1013cm-2에서 B를 이온 주입하여 800℃ 질소 분위기에서 30분간 열처리하여 제1도전형 P의 베이스 영역(43)을 설치한다.Further, B is ion implanted at an acceleration voltage of 40 KeV and an injection amount of 5.0 × 10 13 cm −2 , and heat-treated for 30 minutes in an 800 ° C. nitrogen atmosphere to form the base region 43 of the first conductive type P.
이어서 에미터 영역(45)의 형성 예정 영역, 콜렉터 전극 취출부(37),(37)에 대응하는 산화물층(50)을 용해 제거하고서 As를 도프한 다결정 규소층(50)과 몰리브덴 실리사이드층(54)을 연속하여 퇴적한 후, 패터닝 공정을 실시하여 게이트 전극(57), 에미터 취출부(56) 및 콜렉터 취출부(55)를 형성한다. 여기에는 후술한 바와같이 Al 또는 Al합금(Al-Si, Al-Si-Cu 등)을 적층하여 각각 전극을 형성한다. 이와같은 다층구조의 전극은 접촉 저항의 저하와 Al의 돌출 현상 방지에 대비한 것이다. 또한, 소오스 영역(48) 및 드레인 영역(49)를 P의 이온 주입 공정에 의해 설치하지만, 가속 전압 60KeV의 주입량 2.0×10cm에 의한다. 또한 층간 절연물층(58)으로서 화학증착(Chemical Vapour Deposition : CVD)법에 의해 규소 산화물층을 8000Å 정도 퇴적하고서 930℃로 유지한 질소 분위기 중에서 열처리하여 바이폴라 트랜지스터의 전류 증폭률 hPE를 조정한다. 이어서 석판 인쇄 공정에 의해 층간 절연물층(58)의 소정의 위치에 형성된 개구, Al 또는 Al합금(Al-Si, Al-Si-Cu 등)을 증착법이나 스패터링 법에 의해 퇴적·패터닝하여 배선 전극(59-66)을 형성하는데, 이 공정에 의해 MOSFET의 게이트 전극(57), 소오스(46)과 보호 다이오드의 제1도전형의 영역(38,39...)가 각각 접속 되고, 또한, 제1도에 도시한 바와같은 회로 접속을 행하여 집적 회로 장치를 완성한다.Next, the polycrystalline silicon layer 50 and the molybdenum silicide layer doped with As are dissolved by removing and removing the oxide layer 50 corresponding to the region to be formed of the emitter region 45 and the collector electrode extracting portions 37 and 37. 54 is continuously deposited, and then a patterning process is performed to form the gate electrode 57, the emitter extracting portion 56, and the collector extracting portion 55. FIG. As described later, Al or Al alloys (Al-Si, Al-Si-Cu, etc.) are stacked to form electrodes, respectively. Such a multilayer electrode is prepared in order to reduce contact resistance and to prevent protrusion of Al. In addition, although the source region 48 and the drain region 49 are provided by an ion implantation process of P, the source region 48 and the drain region 49 are based on an injection amount of 2.0 × 10 cm with an acceleration voltage of 60 KeV. As the interlayer insulator layer 58, the silicon oxide layer is deposited by chemical vapor deposition (CVD) method at about 8000 kPa and heat treated in a nitrogen atmosphere maintained at 930 ° C to adjust the current amplification factor h PE of the bipolar transistor. Subsequently, an opening, Al, or Al alloy (Al-Si, Al-Si-Cu, etc.) formed at a predetermined position of the interlayer insulating layer 58 by a lithography process is deposited and patterned by vapor deposition or sputtering to form a wiring electrode. (59-66), wherein the gate electrode 57 of the MOSFET, the source 46 and the first conductive type regions 38, 39 ... of the protection diode are connected, respectively. The circuit connection as shown in FIG. 1 is performed to complete the integrated circuit device.
제4도에는 보호 다이오드의 평면 패턴의 한 실시예를 도시했는데, 제1도전형의 영역(38,39...)과 제2도전형의 제1영역(35)가 동심원상에 배치되어 있으므로, 제1도전형의 영역(38,39...)간의 거리가 일정해져 전류가 일부에 집중되는 일 없이 정전 파괴 내량을 보다 향상시킬 수 있다.4 shows an embodiment of the planar pattern of the protection diode, since the first conductive regions 38 and 39 and the second conductive region 35 are arranged concentrically. The distance between the regions 38 and 39 of the first conductivity type is constant, so that the electrostatic breakdown resistance can be further improved without concentrating current.
본 발명은 이와같은 실시예에 한정되는 것이 아니라, 제6도에 도시한 집적 회로 소자에도 적용할 수 있다. 또한 제8도에 도시한 바와같이 각 소자가 절연물로 분리된 집적 회로 소자에도 적용가능하며, 또한, 제9도에서 명백한 바와 같이 제1도전형 반도체 기판에 퇴적한 제1도전형 반도체층에 고농도의 제1도전형 영역에 의해 각 소자를 분리한 구조의 집적 회로 소자에도 적용할 수 있다. 다만, 제8도 및 제9도에 사용하는 부품은 제3도 및 제6도의 부품과 매우 동일하므로 상세한 설명을 생략한다.The present invention is not limited to such an embodiment, but can also be applied to the integrated circuit device shown in FIG. In addition, as shown in FIG. 8, each element is also applicable to an integrated circuit device in which an insulator is separated, and as shown in FIG. 9, the concentration is high in the first conductive semiconductor layer deposited on the first conductive semiconductor substrate. The present invention can also be applied to an integrated circuit device having a structure in which each device is separated by the first conductive type region of. However, the parts used in FIGS. 8 and 9 are very the same as those in FIGS. 3 and 6, and thus detailed descriptions thereof will be omitted.
이와 같이 본 발명에 관한 집적 회로 장치는 저온, 또한 단시간에 제조해도 양호한 특성을 가진 보호 다이오드를 형성할 수 있다. 예를들면, 보호 다이오드용 제2도전형의 제1영역의 접합 깊이(Xj)는 약 1.2μm인데, 매입 영역이 형성되어 있으므로 제2도전형 영역 전체로서의 접합 깊이는 거의 6.2μm이다.As described above, the integrated circuit device according to the present invention can form a protection diode having good characteristics even when manufactured at a low temperature and in a short time. For example, the junction depth Xj of the first region of the second conductive type for the protection diode is about 1.2 μm, and since the buried region is formed, the junction depth as the entire second conductive region is almost 6.2 μm.
이 보호 다이오드의 파괴 전압은 약 11V이며, 입력 신호에 대해 충분한 크기를 갖고 있었다. 또한 200PF의 콘덴서를 접속하여 충방전시킴으로서 정전 파괴 시험을 한 결과, 250V까지 파괴되지 않았다.The breakdown voltage of this protection diode was about 11V and had sufficient magnitude for the input signal. Moreover, when the 200PF capacitor was connected and charged / discharged, the electrostatic breakdown test was conducted. As a result, it was not destroyed up to 250V.
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