KR100532367B1 - Lateral diffusion MOS transistor having the protection diode and the fabrication method thereof - Google Patents
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Abstract
보호 다이오드를 내재한 반도체 장치의 수평형 확산 모스 트랜지스터 및 그 제조방법이 개시된다. 제1 도전형의 반도체 기판과, 수평형 확산 모스 트랜지스터가 형성될 영역의 반도체 기판 위에 형성된 제2 도전형의 매몰층과, 매몰층과 접하는 제1 도전형의 바닥영역과, 매몰층과 바닥영역이 형성된 반도체 기판 상에 형성된 제2 도전형의 에피텍셜층과, 수평형 확산 모스 트랜지스터가 형성될 영역의 에피텍셜층 표면근방에 형성되어 바닥영역과 접하는 제1 도전형의 바디영역을 구비하며, 매몰층과 바닥영역이 접하는 부분은 보호 다이오드이다. 보호 다이오드에서는 수평형 확산 모스 트랜지스터의 소자 브레이크다운 전압보다 낮은 전압에서 브레이크다운이 일어난다.A horizontal diffusion MOS transistor of a semiconductor device incorporating a protection diode and a method of manufacturing the same are disclosed. A first conductive semiconductor substrate, a second conductive buried layer formed on the semiconductor substrate in the region where the horizontal diffusion MOS transistor is to be formed, a bottom region of the first conductive type in contact with the buried layer, a buried layer and a bottom region The epitaxial layer of the second conductivity type formed on the formed semiconductor substrate, and the body region of the first conductivity type formed near the surface of the epitaxial layer of the region where the horizontal diffusion MOS transistor is to be formed and contacting the bottom region. The part where the buried layer and the bottom area contact each other is a protection diode. In a protection diode, breakdown occurs at a voltage below the device breakdown voltage of the horizontal diffusion MOS transistor.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 보호다이오드를 내재한 수평형 확산 모스 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a horizontal diffusion MOS transistor having a protection diode and a method of manufacturing the same.
수평형 확산 모스 트랜지스터를 형성하는 초기의 제조 공정에서는 디자인 룰(design rule)이 크고 불순물층의 정션 깊이가 깊어서, 소자 상에 브레이크다운 전압이 걸리거나 강한 서지 전압(surge voltage)를 받게 되어도 소자의 손상이나 파괴없이 어느 정도 견디어 내는 특성을 갖고 있었다. 그러나, 근래의 추세가 정션깊이가 얕아지고, 디자인 룰이 스케일 다운(scale down)되면서 브레이크다운 전압, 강한 서지전압 또는 소자의 스위칭 동작상 오버슈팅(overshooting)된 전압/전류에 의한 이차적 브레이크다운 전압이 일어나 소자의 회복(recovery)이 되지 않는 경우가 있다. 이를 해결하기 위해서 제조 공정시 깊은 정션(deep junction)을 형성하기 위한 열처리를 추가하거나 디자인 룰을 증가시키는 등의 방법을 사용해야 하므로 고집적화를 이루는데 어려움이 있다.In the early manufacturing process of forming a horizontal diffusion MOS transistor, the design rule is large and the depth of junction of the impurity layer is deep, so that even if a breakdown voltage or strong surge voltage is applied to the device, It had the characteristics of enduring to some extent without damage or destruction. However, the recent trend is that the depth of the junction is shallow, and the design rule is scaled down, so that the secondary breakdown voltage due to breakdown voltage, strong surge voltage, or overshooting voltage / current in the switching operation of the device is reduced. In some cases, the device may not recover. In order to solve this problem, it is difficult to achieve high integration since a method of adding a heat treatment or increasing a design rule to form a deep junction in the manufacturing process must be used.
도 1은 종래의 수평형 확산 모스 트랜지스터의 단면도이다.1 is a cross-sectional view of a conventional horizontal diffusion MOS transistor.
도 1을 참조하면, P형의 반도체 기판(50) 위에 수평형 확산 모스 트랜지스터가 형성되는 영역에 대응하여 N+형의 매몰층(52)이 형성되어 있고, 매몰층(52) 위에 N-형의 에피텍셜층(54)이 형성되어 있다. 에피텍셜층(54) 내에는 P형의 바디영역(60) 및 N+형의 드레인영역(66)이 형성되어 있고, 바디영역(60) 내에는 P+형의 소스 콘택영역(62) 및 N+형의 소스영역(64)이 형성되어 있다. 소스영역(64)과 드레인영역(66) 사이에 게이트 절연막(56)을 개재한 게이트(58)가 형성되어 있고, 게이트(58)를 덮으면서 소스 콘택홀(70a) 및 드레인 콘택홀(72a)을 내재한 절연막(68) 위에 소스 콘택영역(62) 및 소스 영역(64)과 접속하는 소스 전극(70) 및 드레인 영역(66)과 접속하는 드레인 전극(72)이 형성되어 있다.Referring to FIG. 1, an N + type buried layer 52 is formed on a P-type semiconductor substrate 50 to correspond to a region where a horizontal diffusion MOS transistor is formed, and an N− type buried layer is formed on the buried layer 52. An epitaxial layer 54 is formed. P-type body region 60 and N + -type drain region 66 are formed in epitaxial layer 54, and P + -type source contact region 62 and N + -type are formed in body region 60. The source region 64 is formed. A gate 58 is formed between the source region 64 and the drain region 66 via a gate insulating film 56. The source contact hole 70a and the drain contact hole 72a cover the gate 58. The source electrode 70 and the drain electrode 72 connected to the source contact region 62 and the source region 64 and the drain electrode 72 connected to the source region 64 are formed on the insulating film 68 having the structure formed thereon.
전술한 종래의 수평형 확산 모스 트랜지스터는, 수평형 확산 모스 트랜지스터 소자 특성상 브레이크다운 전압이 걸리게되면 다음과 같은 문제점이 발생한다.In the conventional horizontal diffusion MOS transistor described above, when the breakdown voltage is applied due to the characteristics of the horizontal diffusion MOS transistor device, the following problem occurs.
우선, 소스 전극(70)과 게이트(58)를 동일 전위가 되게 연결하고 소스 전극(70)과 드레인 전극(72) 사이에 전압을 인가하면 브레이크다운 전압에 도달한다. 이 브레이크다운 전압은 강한 전계를 유발하게 되는 데, 바디영역(60)과 에피텍셜층(54) 사이와 게이트 절연막(56)에 전계가 나타난다. 여기서, 바디영역(60)과 에피텍셜층(54) 사이에 나타나는 전계는 두 영역 사이에 형성되는 공간전하영역의 내압으로 브레이크다운 전압 이상 또는 이차적 브레이크다운이 일어나더라도 어느정도 견디어지는 반면, 게이트 절연막(56)으로 나타나는 전계는 한정된 절연막 두께로 견디기에는 내압 특성이 나빠 게이트 절연막의 손상 또는 파괴를 유발하는 문제가 발생한다.First, when the source electrode 70 and the gate 58 are connected to the same potential and a voltage is applied between the source electrode 70 and the drain electrode 72, the breakdown voltage is reached. This breakdown voltage causes a strong electric field. An electric field appears between the body region 60 and the epitaxial layer 54 and the gate insulating film 56. Here, the electric field appearing between the body region 60 and the epitaxial layer 54 is tolerated to some extent even if a breakdown voltage or a secondary breakdown occurs due to the internal pressure of the space charge region formed between the two regions. The electric field represented by (56) has a problem of causing damage or destruction of the gate insulating film due to poor withstand voltage characteristics to withstand a limited insulating film thickness.
본 발명이 이루고자 하는 기술적 과제는 게이트 절연막의 손상 또는 파괴를 방지할 수 있는 수평형 확산 모스 트랜지스터를 제공하는데 있다.An object of the present invention is to provide a horizontal diffusion MOS transistor that can prevent damage or destruction of the gate insulating film.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 절연막의 손상 및 파괴를 방지할 수 있는 수평형 확산 모스 트랜지스터의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a horizontal diffusion MOS transistor that can prevent damage and destruction of a gate insulating film.
상기의 기술적 과제를 달성하기 위해 본 발명의 일실시예에 의한 보호다이오드를 내재한 수평형 확산 모스 트랜지스터는, 제1 도전형의 반도체 기판과, 수평형 확산 모스 트랜지스터가 형성될 영역의 반도체 기판 위에 형성된 제2 도전형의 매몰층과, 매몰층과 접하는 제1 도전형의 바닥영역과, 매몰층과 바닥영역이 형성된 반도체 기판 상에 형성된 제2 도전형의 에피텍셜층과, 수평형 확산 모스 트랜지스터가 형성될 영역의 에피텍셜층 표면근방에 형성되어 바닥영역과 접하는 제1 도전형의 바디영역을 구비하며, 매몰층과 바닥영역이 접하는 부분은 보호 다이오드이다. 보호 다이오드에서는 수평형 확산 모스 트랜지스터의 소자 브레이크다운 전압보다 낮은 전압에서 브레이크다운이 일어난다.In order to achieve the above technical problem, a horizontal diffusion MOS transistor having a protection diode according to an embodiment of the present invention is provided on a semiconductor substrate of a first conductivity type and a region in which a horizontal diffusion MOS transistor is to be formed. A buried layer of a second conductivity type, a bottom region of the first conductivity type in contact with the buried layer, an epitaxial layer of a second conductivity type formed on the semiconductor substrate on which the buried layer and the bottom region are formed, and a horizontal diffusion MOS transistor Is formed in the vicinity of the epitaxial layer surface of the region to be formed, and has a first conductivity type body region in contact with the bottom region. The portion where the buried layer and the bottom region are in contact is a protection diode. In a protection diode, breakdown occurs at a voltage below the device breakdown voltage of the horizontal diffusion MOS transistor.
상기의 다른 기술적 과제를 달성하기 위해 본 발명의 일실시예에 따른 보호 다이오드를 내재한 수평형 확산 모스 트랜지스터 반도체 장치의 제조방법은, 수평형 확산 모스 트랜지스터가 형성될 영역의 제1 도전형의 반도체 기판 위에 제2 도전형의 매몰층을 형성하는 단계와, 매몰층에 접하여 반도체 기판에 제1 도전형의 바닥영역을 형성하는 단계와, 매몰층 및 바닥영역이 형성되어 있는 반도체 기판 전면에 제2 도전형의 에피텍셜층을 형성하는 단계를 구비하며, 에피텍셜층을 형성하는 단계에서는 에피텍셜층을 성장시키는 동안, 매몰층은 전면 확산되면서 바닥영역쪽으로도 확산되고, 바닥영역도 에피텍셜층쪽으로 외확산되어져서, 바닥영역이 매몰층 위로 형성되면서 그 위에 에피텍셜층을 형성하는 단계이다.In order to achieve the above technical problem, a method of manufacturing a horizontal diffusion MOS transistor semiconductor device having a protection diode according to an embodiment of the present invention includes a semiconductor of a first conductivity type in a region where a horizontal diffusion MOS transistor is to be formed. Forming a buried layer of a second conductivity type on the substrate; forming a bottom area of the first conductivity type in the semiconductor substrate in contact with the buried layer; and a second surface of the semiconductor substrate having the buried layer and the bottom area formed thereon. Forming an epitaxial layer of a conductive type, wherein in the forming an epitaxial layer, the buried layer diffuses all the way to the bottom area while the epitaxial layer is grown, and the bottom area is also toward the epitaxial layer. Externally diffused, the bottom region is formed on the buried layer, thereby forming an epitaxial layer thereon.
이와 같은 보호 다이오드를 내재한 수평형 확산 모스 트랜지스터는 바디영역과 에피텍셜층 사이의 브레이크다운 전압보다 낮은 전압에서 보호 다이오드쪽으로 브레이크다운이 일어나도록 유도되어져, 브레이크다운 전압으로 인한 게이트 절연막으로의 전계집중을 방지하여 게이트 절연막의 파괴를 방지할 수 있다. The horizontal diffusion MOS transistor incorporating such a protection diode is induced to breakdown toward the protection diode at a voltage lower than the breakdown voltage between the body region and the epitaxial layer. Can be prevented to destroy the gate insulating film.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the thickness of the film and the like in the drawings are exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings mean the same elements. Also, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 2는 본 발명의 일실시예에 따른 수평형 확산 모스 트랜지스터의 단면도를 나타낸다.2 is a cross-sectional view of a horizontal diffusion MOS transistor according to an embodiment of the present invention.
도 2를 참조하면, 수평형 확산 모스 트랜지스터가 형성되는 영역의 제1 도전형의 반도체 기판(2) 위에 제2 도전형의 매몰층(4)이 형성되어 있고, 이 바닥영역(8)과 매몰층(4)이 접하는 부분은 보호 다이오드(9)로 형성되어 있다. 매몰층(4) 위에 바닥영역(8)과 제1 도전형의 바디영역(18) 및 매몰층(4)의 일부와 접하는 제2 도전형의 싱크영역(12)을 내재한 제2 도전형의 에피텍셜층(10)이 형성되어 있다.Referring to FIG. 2, a second conductive buried layer 4 is formed on the first conductive semiconductor substrate 2 in the region where the horizontal diffusion MOS transistor is formed, and the bottom region 8 is buried. The part where the layer 4 abuts is formed of the protective diode 9. The second conductive type incorporating the bottom region 8 and the first conductive type body region 18 and the second conductive sink region 12 in contact with a portion of the buried layer 4 are formed on the buried layer 4. The epitaxial layer 10 is formed.
바디영역(18)은 바닥영역(8)과 접하면서 제1 도전형의 소스 콘택영역(20) 및 소스영역(22)을 내재하여 형성되어 있고, 싱크영역(12) 위로 드레인영역(24)이 형성되어 있다. 소스 콘택영역(20) 및 소스영역(22)과 드레인영역(24) 사이의 에피텍셜층(10) 상에 게이트 절연막(14)을 개재하여 게이트(16)가 형성되어 있다. 소스 콘택영역(20) 및 소스영역(22)에 접하면서 게이트(16) 위를 덮으면서 소스 콘택홀(28a) 및 드레인 콘택홀(29a)방향으로 절연막(26)이 형성되어 있다. 절연막(26) 위에 소스 콘택홀(28a)과 드레인 콘택홀(29a)을 각각 채우는 소스 전극(28)과 드레인 전극(29)이 형성되어 있다. 게이트(16)는 게이트 전극(미도시)과 접속한다.The body region 18 is formed in contact with the bottom region 8 and includes the source contact region 20 and the source region 22 of the first conductivity type, and the drain region 24 is formed on the sink region 12. Formed. The gate 16 is formed on the source contact region 20 and the epitaxial layer 10 between the source region 22 and the drain region 24 via the gate insulating layer 14. The insulating layer 26 is formed in the direction of the source contact hole 28a and the drain contact hole 29a while covering the gate 16 while being in contact with the source contact region 20 and the source region 22. The source electrode 28 and the drain electrode 29 which fill the source contact hole 28a and the drain contact hole 29a are formed on the insulating film 26, respectively. The gate 16 is connected to a gate electrode (not shown).
여기서, 바닥영역(8)이 매몰층(4) 위로 형성되어 있는 형상은, 에피텍셜층(10)을 성장시킬 때 매몰층(4)이 전면 확산되면서 바닥영역(8)쪽으로도 확산되고, 바닥영역(8)도 에피텍셜층(10)쪽으로 외확산(out-diffusion) 되어서 형성된 모양이다.Here, the shape in which the bottom region 8 is formed over the buried layer 4 is also diffused toward the bottom region 8 while the buried layer 4 is fully spread when the epitaxial layer 10 is grown. The region 8 is also formed by out-diffusion toward the epitaxial layer 10.
이와같은 수평형 확산 모스 트랜지스터는 소자 특성상 브레이크다운 전압이 걸리게 되면 즉, 소스 전극(28)과 게이트 전극(미도시)이 동일 전위가 되게 연결된 상태에서 드레인 전극(29)과의 사이에 전압을 인가하여 증가시키면 소자 특성의 한계전압인 브레이크다운 전압에 도달하게 된다. 이러한 소자 브레이크다운 전압은 강한 최대 전계를 일으킨다. 소자 내에서 전계가 형성되는 곳은, 소스 전극(28)에 연결되어 제1 도전형으로 연결되는 영역들 즉, 바디영역(18) 및 바닥영역(8)과, 드레인 전극(29)에 연결되어 제2 도전형으로 연결되는 영역들 즉, 에피텍셜층(10) 및 매몰층(4) 사이이다. 이곳에는 브레이크다운 전압으로 인한 공간전하영역(depletion region)이 형성되어 이 공간전하영역 내에 전계가 형성된다. Such a horizontal diffusion MOS transistor applies a voltage between the drain electrode 29 when the breakdown voltage is applied due to device characteristics, that is, the source electrode 28 and the gate electrode (not shown) are connected to the same potential. If it is increased, the breakdown voltage which is the limit voltage of the device characteristic is reached. This device breakdown voltage produces a strong maximum electric field. Where the electric field is formed in the device, the regions connected to the source electrode 28 and connected to the first conductivity type, that is, the body region 18 and the bottom region 8 and the drain electrode 29 Between the regions connected in the second conductivity type, that is, the epitaxial layer 10 and the buried layer 4. Here, a space charge region due to the breakdown voltage is formed, and an electric field is formed in the space charge region.
또한, 게이트 전극(미도시)과 드레인 전극(29)사이의 브레이크다운 전압으로 인하여 게이트 전극(미도시)에 연결된 게이트(16)와, 드레인 전극(29)에 연결되어 제2 도전형으로 연결되는 영역들 즉, 드레인영역(24) 및 에피텍셜층(10)사이의 게이트 절연막(14)으로 전계가 형성된다. 여기서, 바닥영역(8)과 매몰층(4) 사이 즉, 보호 다이오드(9) 부분에 형성된 공간전하영역의 너비는 바닥영역(8)과 에피텍셜층(10) 사이에 및 바디영역(18)과 에피텍셜층(10) 사이에 형성된 공간전하영역의 너비보다 좁다. 이렇게 좁은 공간전하영역은 소자 브레이크다운 전압보다 낮은 전압에서 브레이크다운이 일어나기 때문에, 게이트 절연막(14)에 브레이크다운 전압으로 인한 최대 전계가 형성되지 않는다. 따라서, 최대 전계 형성은 브레이크다운 전압보다 낮은 전압에서 브레이크다운이 일어나는 바닥영역(8)과 매몰층(4) 사이의 보호 다이오드(9)로 유도되어져서 소자내의 최대 전계로 인한 게이트 절연막(14)의 손상을 방지할 수 있다.In addition, due to the breakdown voltage between the gate electrode (not shown) and the drain electrode 29, the gate 16 connected to the gate electrode (not shown) and the drain electrode 29 are connected to the second conductivity type. An electric field is formed by the gate insulating film 14 between the regions, that is, the drain region 24 and the epitaxial layer 10. Here, the width of the space charge region formed between the bottom region 8 and the buried layer 4, that is, the portion of the protection diode 9 is between the bottom region 8 and the epitaxial layer 10 and the body region 18. And the width of the space charge region formed between the epitaxial layer 10. In this narrow space charge region, breakdown occurs at a voltage lower than the device breakdown voltage, so that a maximum electric field due to the breakdown voltage is not formed in the gate insulating layer 14. Therefore, the maximum field formation is induced by the protection diode 9 between the bottom region 8 and the buried layer 4 where breakdown occurs at a voltage lower than the breakdown voltage, so that the gate insulating film 14 due to the maximum electric field in the device is formed. Can prevent damage.
도 3a 내지 도 3f는 도 2에 도시된 수평형 확산 모스 트랜지스터를 형성하는 방법을 설명하기 위해 공정순서에 따라 도시한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of forming the horizontal diffusion MOS transistor shown in FIG. 2 according to a process sequence.
도 3a를 살펴보면, 제1 도전형 예컨대, P형의 반도체 기판(2) 위에 포토레지스트(5)를 도포하고 패터닝한 후, 제2 도전형 예컨대, N형의 불순물(4')을 고농도로 부분적으로 이온주입하여 수평형 확산 모스 트랜지스터가 형성될 영역과 대응하는 영역에 제2 도전형의 매몰층(4)을 형성하는 단계로 진행한다.Referring to FIG. 3A, after the photoresist 5 is applied and patterned on the first conductive type, for example, P-type semiconductor substrate 2, the second conductive type, for example, the N type impurities 4 ′ are partially concentrated at a high concentration. Ion implantation to form a buried layer 4 of the second conductivity type in the region corresponding to the region where the horizontal diffusion MOS transistor is to be formed.
도 3b를 참조하면, 포토레지스트를 도포하고 바닥영역(8)이 형성될 반도체 기판을 노출시키는 포토레지스트(6)를 패터닝한 후, 제1 도전형 예컨대, P형의 불순물(8')을 이온주입하여 바닥영역(8)을 형성한다. 이때 3.8E14/㎠의 보론을 50KeV의 에너지로 진행한다. 이러한 바닥영역(8)의 농도는 이미 형성된 매몰층(4)에 비해 10배정도 낮다. Referring to FIG. 3B, after applying the photoresist and patterning the photoresist 6 exposing the semiconductor substrate on which the bottom region 8 is to be formed, the first conductive type, for example, the P-type impurity 8 'is ionized. Injecting to form the bottom region (8). At this time, the boron of 3.8E14 / ㎠ proceeds with an energy of 50 KeV. The concentration of the bottom region 8 is about 10 times lower than that of the buried layer 4 already formed.
도 3c를 참조하면, 결과물 전면에 제2 도전형의 에피텍셜층(10)을 형성한다. Referring to FIG. 3C, the epitaxial layer 10 of the second conductivity type is formed on the entire surface of the resultant.
에피텍셜층(10)을 성장시키는 동안, 매몰층(4)은 전면 확산되면서 바닥영역(8)쪽으로도 확산되고, 바닥영역(8)도 에피텍셜층(10)쪽으로 외확산되어진다. 따라서, 바닥영역(8)이 매몰층(4) 위로 형성되면서 그 위에 에피텍셜층(10)이 형성되어 진다. During the growth of the epitaxial layer 10, the buried layer 4 diffuses to the bottom region 8 while spreading all over, and the bottom region 8 is also diffused to the epitaxial layer 10. Therefore, the bottom region 8 is formed over the buried layer 4, and the epitaxial layer 10 is formed thereon.
이렇게 외확산되는 바닥영역(8)의 농도분포는 도 3b의 바닥영역(8)으로 이온주입된 농도가 매몰층(4)에 접하는 부분에서 높게 나타나고, 외확산되면서 바디영역(도 2의 18 참고)과 접하게 되는 부분에서는 낮게 나타난다. 그러므로, 소자 내에 브레이크다운 전압이 걸리게 되었을 때 바닥영역(8)과 매몰층(4) 사이의 접하는 부분에 형성된 공간전하영역의 너비는 바닥영역(8)과 에피텍셜층(10) 사이에 및 이 후에 형성되는 바디영역(18)과 에피텍셜층(10) 사이에 형성된 공간전하영역의 너비보다 좁게 나타난다. 따라서, 바닥영역(8)과 매몰층(4)이 접하는 부분은 브레이크다운 전압보다 낮은 전압에서 브레이크다운이 일어나도록 유도하는 보호 다이오드(9)가 된다.The concentration distribution of the out-diffused bottom region 8 is high in the portion where the ion implanted concentration into the bottom region 8 of FIG. 3b is in contact with the buried layer 4, and the out-diffusion body region (see 18 in FIG. ) Appears low at the point where it comes into contact with Therefore, when the breakdown voltage is applied in the device, the width of the space charge region formed in the contact portion between the bottom region 8 and the buried layer 4 is between the bottom region 8 and the epitaxial layer 10 and the same. It appears narrower than the width of the space charge region formed between the body region 18 and the epitaxial layer 10 formed later. Thus, the portion where the bottom region 8 and the buried layer 4 are in contact is a protection diode 9 which induces breakdown at a voltage lower than the breakdown voltage.
도 3d를 참조하면, 결과물 전면에 포토레지스트 패턴을 형성한 후, 이를 이온주입 마스크로 사용하여 제2 도전형의 불순물 이온을 고농도로 주입하여 매몰층(4)과 접하는 제2 도전형의 싱크영역(14)을 형성한다. 이 후, 전면에 게이트 절연막 및 게이트 물질층 예컨대, 폴리 실리콘을 증착하고 패터닝하여 게이트 절연막(14)을 개재한 게이트(16)를 형성한다.Referring to FIG. 3D, after forming a photoresist pattern on the entire surface of the resultant, the second conductive type sink region is in contact with the buried layer 4 by implanting impurity ions of the second conductivity type at high concentration using the photoresist pattern as an ion implantation mask. (14) is formed. Thereafter, a gate insulating film and a gate material layer such as polysilicon are deposited and patterned on the entire surface to form the gate 16 via the gate insulating film 14.
도 3e를 참조하면, 결과물 전면에 포토레지스트 패턴을 형성한 후, 이를 이온주입 마스크로 사용하여 제1 도전형의 불순물 이온을 고농도로 주입하여 바닥영역(8)과 접하는 제1 도전형의 바디영역(18)을 형성한다. 포토레지스트를 도포하고 소스 콘택영역(20)이 형성될 반도체 기판을 노출시키는 포토레지스트(미도시)를 패터닝한 후, 바디영역(18)에 제1 도전형의 불순물 이온을 고농도로 주입하여 소스 콘택영역(20)을 형성한다. 이 후, 포토레지스트를 도포하고 소스영역(22) 및 드레인영역(24)이 형성될 반도체 기판을 노출시키는 포토레지스트(미도시)를 패터닝한 후, 제2 도전형의 불순물 이온을 고농도로 주입하여 바디영역(18) 내에 소스 콘택영역(20)과 접하는 소스영역(22) 및 에피텍셜층(10) 내에 싱크영역(12)과 접하는 드레인영역(24)을 형성한다. Referring to FIG. 3E, after the photoresist pattern is formed on the entire surface of the resultant, the first conductive type body region is in contact with the bottom region 8 by implanting impurity ions of the first conductivity type at high concentration using the photoresist pattern as an ion implantation mask. (18) is formed. After applying the photoresist and patterning a photoresist (not shown) exposing the semiconductor substrate on which the source contact region 20 is to be formed, a high concentration of impurity ions of the first conductivity type are implanted into the body region 18 to source contact. The area 20 is formed. Thereafter, a photoresist is applied and a photoresist (not shown) for exposing the semiconductor substrate on which the source region 22 and the drain region 24 are to be formed is patterned, and then impurity ions of the second conductivity type are implanted at a high concentration. In the body region 18, a source region 22 in contact with the source contact region 20 and a drain region 24 in contact with the sink region 12 are formed in the epitaxial layer 10.
도 3f를 참조하면, 결과물 전면에 층간 절연막(26)을 증착한 후 패터닝하여 소스 콘택홀(28a) 및 드레인 콘택홀(29a)을 형성한다. 이 후, 전면에 금속층을 증착한 후 패터닝하여 소스 콘택홀을 채우면서 소스 콘택영역(20) 및 소스영역(22)에 접속되는 소스 전극(28)과 드레인 콘택홀을 채우면서 드레인영역에 접속되는 드레인 전극(29)을 형성한다. 이 후 공정은 통상의 수평형 확산 모스 트랜지스터의 제조공정과 동일하게 진행한다.Referring to FIG. 3F, an interlayer insulating layer 26 is deposited on the entire surface of the resultant and then patterned to form a source contact hole 28a and a drain contact hole 29a. Subsequently, a metal layer is deposited on the entire surface, and patterned to fill the source contact hole, while filling the source contact hole 20 and the source electrode 28 connected to the source area 22 and the drain contact hole while filling the drain contact hole. The drain electrode 29 is formed. Thereafter, the process proceeds in the same manner as in the manufacturing process of a normal horizontal diffusion MOS transistor.
본 발명은 다음의 실험예로 좀 더 확실하게 설명되어 진다. 이는 본 발명의 단순한 대표격으로 니타내므로 한정되어지는 것으로 해석되어져서는 안된다.The invention is more clearly illustrated by the following experimental examples. This is merely a representative of the present invention, so it should not be construed as limited.
실험예Experimental Example
바닥영역(8)을 형성하는 단계에서 보론 3.8E14/㎠의 불순물량을 50KeV의 에너지로 진행하였다. 바닥영역(8)을 형성하지 않은 수평형 확산 모스 트랜지스터의 소자 브레이크다운 전압을 시뮬레이션한 결과 29V로 나타난 반면, 이와 같은 조건으로 바닥영역(8)을 형성한 수평형 확산 모스 트랜지스터의 브레이크다운 전압은 24V로 5V 낮게 나타나는 결과를 얻었다.In the step of forming the bottom region 8, the amount of impurities in boron 3.8E14 / cm 2 was advanced to an energy of 50 KeV. The device breakdown voltage of the horizontal diffusion MOS transistor without the bottom region 8 is shown as 29 V, whereas the breakdown voltage of the horizontal diffusion MOS transistor having the bottom region 8 under the same condition is The result is as low as 5V at 24V.
본 발명에 따른 수평형 확산 모스 트랜지스터는 바닥영역과 매몰층 사이에 보호 다이오드를 구비한다. 따라서, 보호 다이오드에서는 바디영역과 에피텍셜층 사이의 브레이크다운 전압보다 낮은 전압에서 브레이크다운이 일어나기 때문에 소자내의 브레이크다운 전압에 따른 전계집중으로 인한 게이트 절연막의 파괴를 방지할 수 있다. The horizontal diffusion MOS transistor according to the present invention includes a protection diode between the bottom region and the buried layer. Therefore, in the protection diode, breakdown occurs at a voltage lower than the breakdown voltage between the body region and the epitaxial layer, so that the breakdown of the gate insulating layer due to electric field concentration due to the breakdown voltage in the device can be prevented.
도 1은 종래의 수평형 확산 모스 트랜지스터의 단면도이다.1 is a cross-sectional view of a conventional horizontal diffusion MOS transistor.
도 2는 본 발명의 반도체 장치의 일실시예의 방법으로 형성한 수평형 확산 모스 트랜지스터의 단면도이다.2 is a cross-sectional view of a horizontal diffusion MOS transistor formed by the method of an embodiment of a semiconductor device of the present invention.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 수평형 확산 모스 트랜지스터를 형성하는 방법을 설명하기 위해 공정순서에 따라 도시한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of forming a horizontal diffusion MOS transistor according to an embodiment of the present invention according to a process sequence.
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