JPH0637097A - Semiconductor device and manufacture thereof - Google Patents
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- JPH0637097A JPH0637097A JP18682092A JP18682092A JPH0637097A JP H0637097 A JPH0637097 A JP H0637097A JP 18682092 A JP18682092 A JP 18682092A JP 18682092 A JP18682092 A JP 18682092A JP H0637097 A JPH0637097 A JP H0637097A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に関する
ものであり、特にその動作速度および性能向上に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to improvement of its operating speed and performance.
【０００２】[0002]
【従来の技術】半導体集積回路において、一般的には、
シリコン基板の上にエピタキシャル成長層を形成し、こ
のエピタキシャル成長層に回路を形成している。ところ
で、このような構造においては、シリコン基板とエピタ
キシャル成長層がＰＮ接合を形成し、容量を有すること
となる。このＰＮ接合部の容量は、素子の動作速度を低
下させるものである。したがって、高速動作を要求され
る素子の形成には適さない構造であった。2. Description of the Related Art Generally, in a semiconductor integrated circuit,
An epitaxial growth layer is formed on a silicon substrate, and a circuit is formed on this epitaxial growth layer. By the way, in such a structure, the silicon substrate and the epitaxial growth layer form a PN junction and have a capacitance. The capacitance of the PN junction reduces the operating speed of the device. Therefore, the structure is not suitable for forming an element that requires high-speed operation.
【０００３】この問題を解決するために、近年、シリコ
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
したＳＯＩ(Semiconductor on Insulator)基板が提供さ
れている。ＳＯＩ基板においてはシリコン単結晶層をシ
リコン基板から絶縁することができる。したがってシリ
コン単結晶層内にラテラルバイポーラトランジスタを形
成することにより、シリコン単結晶層に形成した半導体
素子とシリコン基板とのＰＮ接合をなくすことができ
る。In order to solve this problem, an SOI (Semiconductor on Insulator) substrate in which a silicon single crystal layer is further formed on an insulating layer on a silicon substrate has been provided in recent years. In the SOI substrate, the silicon single crystal layer can be insulated from the silicon substrate. Therefore, by forming the lateral bipolar transistor in the silicon single crystal layer, the PN junction between the semiconductor element formed in the silicon single crystal layer and the silicon substrate can be eliminated.
【０００４】図７に、ＳＯＩ基板４を用いたラテラルバ
イポーラトランジスタ31の製造方法を示す。同図Ａは、
ＳＯＩ基板４を示す。ＳＯＩ基板４は、シリコン基板２
の上に絶縁層であるシリコン酸化膜（ＳｉＯ2）３が形
成されている。シリコン酸化膜３の上には、さらに単結
晶シリコン層５が形成されている。FIG. 7 shows a method of manufacturing the lateral bipolar transistor 31 using the SOI substrate 4. Figure A shows
The SOI substrate 4 is shown. The SOI substrate 4 is the silicon substrate 2
A silicon oxide film (SiO 2 ) 3, which is an insulating layer, is formed on top of the above. A single crystal silicon layer 5 is further formed on the silicon oxide film 3.
【０００５】つぎにＳＯＩ基板４の表面に、フォトレジ
スト７を塗布し、同図Ｂに示すようにパターンニング
し、開口部８を形成する。その後、基板表面からＢ
+（ボロン）をイオン注入をする。Next, a photoresist 7 is applied to the surface of the SOI substrate 4 and patterned as shown in FIG. 3B to form an opening 8. After that, from the substrate surface B
Ion-implant + (boron).
【０００６】同図Ｂのフォトレジスト７を一旦除去し、
新たにＳＯＩ基板４の表面に、フォトレジスト８を塗布
し、同図Ｃのようにパターンニングし、開口部１０を形
成する。その後、基板表面からＰ+（リン）をイオン注
入する。After removing the photoresist 7 shown in FIG.
A photoresist 8 is newly applied to the surface of the SOI substrate 4 and patterned as shown in FIG. 6C to form an opening 10. After that, P + (phosphorus) is ion-implanted from the substrate surface.
【０００７】つぎに、同図Ｃのフォトレジスト２３を除
去したのち、アニールを行なうことにより、Ｐ形である
ベース層１１、ともにＮ形であるコレクタ層１５および
エミッタ層１３が形成される。その後、コレクタ層１
５、エミッタ層１３およびベース層１１に電極を形成し
（図示せず）、ラテラルバイポーラトランジスタ３１が
完成する。Next, after removing the photoresist 23 shown in FIG. 1C, annealing is performed to form the P-type base layer 11, the N-type collector layer 15 and the emitter layer 13. After that, collector layer 1
5, electrodes are formed on the emitter layer 13 and the base layer 11 (not shown), and the lateral bipolar transistor 31 is completed.
【０００８】[0008]
【発明が解決しようとする課題】しかし、上記のような
ラテラルバイポーラトランジスタ３１においては、次の
ような問題があった。ベース層１１の幅Ｗは、フォトレ
ジスト７のパターンニングの幅によって決定される。こ
のパターンニングの幅を縮小することは、アライメント
許容度および加工精度から限界がある（約１μｍ程
度）。したがって、ベース層１１の幅Ｗを狭めることに
は限界があった。このため、動作速度が遅く、高周波特
性もよくなかった。However, the lateral bipolar transistor 31 as described above has the following problems. The width W of the base layer 11 is determined by the patterning width of the photoresist 7. Reducing the width of this patterning has a limit (about 1 μm) from the alignment tolerance and the processing accuracy. Therefore, there is a limit to narrowing the width W of the base layer 11. Therefore, the operation speed is slow and the high frequency characteristics are not good.
【０００９】この発明は、上記のような問題点を解決
し、高速で高周波特性もよい半導体装置およびこの半導
体装置を容易に製造できる製造方法を提供することを目
的とする。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above problems and provide a semiconductor device having a high speed and good high frequency characteristics and a manufacturing method capable of easily manufacturing the semiconductor device.
【００１０】[0010]
【課題を解決するための手段】請求項１にかかる半導体
装置の製造方法は、ベース層の上部にベース層絶縁膜を
形成する工程、熱処理することによって表面に熱処理膜
が形成される導電性膜を用いて、前記ベース層形成予定
領域以外の領域を、前記ベース層絶縁膜より十分な膜厚
で覆う工程、前記導電性膜を熱処理する工程、前記導電
性膜を不純物遮断膜として、ベース層形成予定領域に第
１導電型の不純物を注入拡散する工程、を備えたことを
特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising a step of forming a base layer insulating film on a base layer, and a conductive film having a heat treated film formed on the surface by heat treatment. By using a step of covering a region other than the region where the base layer is to be formed with a film thickness which is more than the base layer insulating film, a process of heat-treating the conductive film, and a base layer using the conductive film as an impurity blocking film. And a step of implanting and diffusing an impurity of the first conductivity type into a region to be formed.
【００１１】請求項２にかかる半導体装置の製造方法
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。A method of manufacturing a semiconductor device according to a second aspect of the present invention is characterized in that the conductive film is made of polysilicon.
【００１２】請求項３にかかる半導体装置の製造方法
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。A method of manufacturing a semiconductor device according to a third aspect is characterized by including a step of injecting a second conductive type impurity into a conductive film and thermally diffusing the impurity.
【００１３】請求項４にかかる半導体装置の製造方法
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。A method of manufacturing a semiconductor device according to a fourth aspect is characterized in that a high-concentration layer for taking out the base electrode is provided beside the base layer.
【００１４】請求項５にかかる半導体装置は、ベース層
の上部に形成されたベース層絶縁膜、熱処理することに
よって表面に熱処理膜が形成される性質を有し、前記ベ
ース層形成予定領域以外の領域に、前記ベース層絶縁膜
より十分厚く形成された導電性膜、を備えており、前記
導電性膜を熱処理するとともに、前記導電性膜を不純物
遮断膜として、ベース層形成予定領域に第１導電型の不
純物を注入拡散してベース層を形成すること、を特徴と
する。According to another aspect of the semiconductor device of the present invention, the base layer insulating film formed on the base layer has a property that a heat-treated film is formed on the surface by heat treatment, and the base layer insulating film is formed in a region other than the base layer formation planned region. A conductive film formed to be sufficiently thicker than the base layer insulating film in the region, the heat treatment is performed on the conductive film, and the conductive film is used as an impurity blocking film in the base layer formation planned region. It is characterized in that a conductivity type impurity is injected and diffused to form a base layer.
【００１５】請求項６にかかる半導体装置は、前記コレ
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。A semiconductor device according to a sixth aspect is characterized in that an intermediate layer having an impurity concentration lower than that of the collector layer is provided between the base layer and the collector layer.
【００１６】[0016]
【作用】請求項１、請求項５にかかる半導体装置または
その製造方法においては、前記ベース層形成予定領域以
外の領域を十分な膜厚の導電性膜で覆った後、前記導電
性膜を熱処理し表面に熱処理膜を形成する。また、この
導電性膜を不純物遮断膜として、ベース層形成予定領域
に第１導電型の不純物を注入拡散する。したがって、幅
の小さいベース層を形成することができる。また、ベー
ス層の上部にはベース層絶縁膜を形成しているので、ベ
ース層と前記導電体膜間を絶縁することができる。In the semiconductor device or the method for manufacturing the same according to any one of claims 1 and 5, after the region other than the region where the base layer is to be formed is covered with a conductive film having a sufficient thickness, the conductive film is heat-treated. Then, a heat treatment film is formed on the surface. Further, using this conductive film as an impurity blocking film, first conductivity type impurities are injected and diffused into the region where the base layer is to be formed. Therefore, the base layer having a small width can be formed. Further, since the base layer insulating film is formed on the base layer, it is possible to insulate the base layer from the conductor film.
【００１７】請求項２にかかる半導体装置の製造方法
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。したがって、前記導電性膜をエミッタ電
極およびコレクタ電極取り出し層として用いることがで
きる。A method of manufacturing a semiconductor device according to a second aspect of the present invention is characterized in that the conductive film is made of polysilicon. Therefore, the conductive film can be used as an emitter electrode and a collector electrode extraction layer.
【００１８】請求項３にかかる半導体装置の製造方法
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。したがって、エ
ミッタ層およびコレクタ層を自己整合的に形成すること
ができる。A method of manufacturing a semiconductor device according to a third aspect is characterized by including a step of implanting an impurity of the second conductivity type into a conductive film and thermally diffusing the impurity. Therefore, the emitter layer and the collector layer can be formed in a self-aligned manner.
【００１９】請求項４にかかる半導体装置の製造方法
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。したがって、ベース層の幅が
小さくとも確実にベース電極をベース層に接続すること
ができる。さらにベース層の不純物濃度を低くしてもベ
ース電極とベース層を接続することができる。The method of manufacturing a semiconductor device according to a fourth aspect is characterized in that a high-concentration layer for taking out the base electrode is provided beside the base layer. Therefore, the base electrode can be surely connected to the base layer even if the width of the base layer is small. Further, the base electrode and the base layer can be connected even if the impurity concentration of the base layer is lowered.
【００２０】請求項６にかかる半導体装置は、前記コレ
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。したが
って、この中間層をベース層とコレクタ層間の抗耐圧領
域と用いることができる。A semiconductor device according to a sixth aspect is characterized in that an intermediate layer having an impurity concentration lower than that of the collector layer is provided between the base layer and the collector layer. Therefore, this intermediate layer can be used as a withstand voltage region between the base layer and the collector layer.
【００２１】[0021]
【実施例】図５に本発明の一実施例であるラテラルバイ
ポーラトランジスタを示す。なお、図５Ａは、同図Ｂの
線Ｘ−Ｘにおける断面図である。また、図６は、図５Ｂ
の線Ｙ−Ｙにおける断面図である。FIG. 5 shows a lateral bipolar transistor which is an embodiment of the present invention. Note that FIG. 5A is a sectional view taken along line XX of FIG. In addition, FIG.
4 is a cross-sectional view taken along the line YY of FIG.
【００２２】このラテラルバイポーラトランジスタにお
いては、シリコン基板２上に絶縁層３が形成されてお
り、絶縁層３上には、薄膜半導体層である単結晶シリコ
ン層５が形成されている。単結晶シリコン層５には、Ｎ
+形であるエミッタ層１３、Ｐ形であるベース層１１、
Ｎ形の中間層であるドリフト領域１４およびＮ+形であ
るコレクタ層１５が横方向に並んで設けられている。な
お、本明細書において、横方向とは、単結晶シリコン層
５の深さ方向と直交する方向をいう。In this lateral bipolar transistor, an insulating layer 3 is formed on a silicon substrate 2, and a single crystal silicon layer 5 which is a thin film semiconductor layer is formed on the insulating layer 3. The single crystal silicon layer 5 contains N
+ Type emitter layer 13, P type base layer 11,
A drift region 14 that is an N-type intermediate layer and a collector layer 15 that is an N + -type are provided side by side in the lateral direction. In this specification, the lateral direction means a direction orthogonal to the depth direction of the single crystal silicon layer 5.
【００２３】ベース層１１およびドリフト領域１４の上
には、ベース層絶縁膜であるシリコン酸化膜２１が形成
されている。エミッタ層１３およびコレクタ層１５の上
には、各々エミッタ電極用のポリシリコン層２３、およ
びコレクタ電極用のポリシリコン層２５が形成されてい
る。なお、本実施例においては、ポリシリコン層２３、
２５によって、導電性膜を形成している。A silicon oxide film 21, which is a base layer insulating film, is formed on the base layer 11 and the drift region 14. On the emitter layer 13 and the collector layer 15, a polysilicon layer 23 for an emitter electrode and a polysilicon layer 25 for a collector electrode are formed, respectively. In the present embodiment, the polysilicon layer 23,
25 forms a conductive film.
【００２４】ポリシリコン層２３とポリシリコン層２５
は、シリコン酸化膜３７によって絶縁状態となってい
る。また、ベース層１１とポリシリコン層２３またはポ
リシリコン層２５とは、シリコン酸化膜２１により絶縁
状態となっている。Polysilicon layer 23 and polysilicon layer 25
Are insulated by the silicon oxide film 37. The base layer 11 and the polysilicon layer 23 or the polysilicon layer 25 are insulated by the silicon oxide film 21.
【００２５】また、ポリシリコン層２３、２５には、各
々エミッタ電極３３、コレクタ電極３５が接続されてい
る。An emitter electrode 33 and a collector electrode 35 are connected to the polysilicon layers 23 and 25, respectively.
【００２６】さらに、同図Ｂに示すように、ベース層１
１の横には、ベース電極５４の取り出し用の高濃度層で
あるＰ+形の外部ベース層５２が設けられている。な
お、本明細書において、横とは、単結晶シリコン層５の
深さ方向と直交する方向に位置することをいう。Further, as shown in FIG.
A P + -type external base layer 52, which is a high-concentration layer for taking out the base electrode 54, is provided on the side of 1. In this specification, the term “lateral” means that the single crystal silicon layer 5 is located in a direction orthogonal to the depth direction.
【００２７】図１〜図４を用いてこのラテラルバイポー
ラトランジスタの製造工程を説明する。図２Ａは、ＳＯ
Ｉ基板４を示す。ＳＯＩ基板４は、シリコン基板２の上
に絶縁層であるシリコン酸化膜３が形成されている。シ
リコン酸化膜３の上には、さらに単結晶シリコン層５が
形成されている。本実施例においては、ＳＯＩ基板４
は、シリコン基板２の上にシリコン酸化膜を500nm堆積
させ、その後、単結晶Ｎ形シリコン（Ｓｉ）を200nm成
長させて形成した。The manufacturing process of this lateral bipolar transistor will be described with reference to FIGS. 2A shows SO
The I substrate 4 is shown. The SOI substrate 4 has a silicon oxide film 3 as an insulating layer formed on a silicon substrate 2. A single crystal silicon layer 5 is further formed on the silicon oxide film 3. In this embodiment, the SOI substrate 4
Was formed by depositing a silicon oxide film to a thickness of 500 nm on the silicon substrate 2 and then growing single crystal N-type silicon (Si) to a thickness of 200 nm.
【００２８】つぎにＳＯＩ基板４の表面に、フォトレジ
ストをパターンニングし、LOCOS法により、素子分離を
行う。これによりフィールド酸化層２３が同図Ｂに示す
ように形成される。次に、基板を洗浄した後、ＣＶＤ法
により５０nmのシリコン酸化膜を堆積させる。その後、
領域３６の上部のみ残し、エッチングを行なうことによ
り、シリコン酸化膜２１が形成される（同図Ｃ）。Next, a photoresist is patterned on the surface of the SOI substrate 4, and element isolation is performed by the LOCOS method. As a result, the field oxide layer 23 is formed as shown in FIG. Next, after cleaning the substrate, a 50 nm silicon oxide film is deposited by the CVD method. afterwards,
The silicon oxide film 21 is formed by performing etching while leaving only the upper portion of the region 36 (FIG. 8C).
【００２９】つぎに、図１Ａに示すように、ＣＶＤ法に
よりポリシリコン膜を５００nm堆積させた後、このポリ
シリコン膜にリン（Ｐ）をプレデポジションする。本実
施例においては、液相拡散法を用いて、オキシ塩化リン
（POCl3）をバブラ（容器）に入れ、搬送ガスとしてN2
を100cc供給して行なった。さらに９３０℃にて３０分
熱処理を行なう。これにより、単結晶シリコン層５にリ
ンがオートドープされる。その際、シリコン酸化膜２１
はバリアとして働き、リンは領域３６にドープされな
い。Next, as shown in FIG. 1A, a polysilicon film is deposited to a thickness of 500 nm by the CVD method, and then phosphorus (P) is predeposited on this polysilicon film. In this example, a liquid phase diffusion method was used to put phosphorus oxychloride (POCl 3 ) into a bubbler (container), and N 2 was used as a carrier gas.
100cc was supplied. Further, heat treatment is performed at 930 ° C. for 30 minutes. As a result, the single crystal silicon layer 5 is auto-doped with phosphorus. At that time, the silicon oxide film 21
Acts as a barrier and phosphorus is not doped in region 36.
【００３０】その後、ベース層形成予定領域３３の上部
をエッチングし、開口部３４を形成する。これにより、
前記ポリシリコン層が２つに分れ、ポリシリコン層２
３、２５となる（図１Ａ）。つぎに、熱酸化を行なうこ
とによりポリシリコン層２３、２５の表面にシリコン酸
化膜２７が形成される。本実施例においては、１９００
℃で１時間の熱処理を行なうことにより、３００ｎｍの
シリコン酸化膜を形成した。After that, the upper portion of the base layer formation scheduled region 33 is etched to form an opening 34. This allows
The polysilicon layer is divided into two, and the polysilicon layer 2
3, 25 (FIG. 1A). Then, thermal oxidation is performed to form a silicon oxide film 27 on the surfaces of the polysilicon layers 23 and 25. In this embodiment, 1900
A heat treatment was performed at 1 ° C. for 1 hour to form a 300 nm silicon oxide film.
【００３１】このような熱処理を行なうことにより、開
口部３４の幅が図１Ａの幅ｄ１から図１Ｂの幅ｄ２とな
る。本実施例においては、３００ｎｍのシリコン酸化膜
を形成したので、開口部３４の幅を、約６００ｎｍ小さ
くすることができた。By performing such heat treatment, the width of the opening 34 is changed from the width d1 in FIG. 1A to the width d2 in FIG. 1B. In this embodiment, since the silicon oxide film having a thickness of 300 nm is formed, the width of the opening 34 can be reduced by about 600 nm.
【００３２】つぎに、同図Ｂに示すように、基板全面
に、第２導電型の不純物であるＢ+（ボロン）をイオン
注入する。これにより、シリコン酸化膜２１を通じて、
ベース層形成予定領域３３にボロンがイオン注入され
る。なお、ポリシリコン層２３、２５の厚みはシリコン
酸化膜２１の厚みと比較して、十分厚いのでポリシリコ
ン層２３、２５で覆われている部分は、ボロンのイオン
注入が行なわれない。Next, as shown in FIG. 9B, B + (boron), which is a second conductivity type impurity, is ion-implanted over the entire surface of the substrate. As a result, through the silicon oxide film 21,
Boron is ion-implanted into the base layer formation scheduled region 33. Since the thickness of the polysilicon layers 23 and 25 is sufficiently thicker than the thickness of the silicon oxide film 21, boron ion implantation is not performed on the portions covered with the polysilicon layers 23 and 25.
【００３３】なお、本実施例においては、前記イオン注
入は、加速エネルギー５０ＫｅＶ、ドーズ量５×１０13
ｃｍ-2の条件で行なった。In this embodiment, the ion implantation is performed with an acceleration energy of 50 KeV and a dose of 5 × 10 13.
It was performed under the condition of cm -2 .
【００３４】その後、アニールを行なうことにより打込
んだボロンを活性化させる。これにより、ベース層１１
が形成される。このように、熱処理を行ない開口部３４
の幅を狭くした後、ボロンをイオン注入することによっ
て、ベース層１１の幅Ｄを薄くすることができる。Thereafter, annealing is performed to activate the implanted boron. Thereby, the base layer 11
Is formed. In this way, the heat treatment is performed to form the opening 34.
The width D of the base layer 11 can be reduced by ion-implanting boron after reducing the width of the base layer 11.
【００３５】なお、ベース層１１が形成されることによ
って、自己整合的にエミッタ層１３およびコレクタ層１
５が形成される。また、シリコン酸化膜２１の下部の領
域で、リンがオートドープされなかった領域のうち、ベ
ース層１１以外の部分に、ドリフト領域１４が自己整合
的に形成される。このドリフト領域１４の不純物濃度
は、当初の単結晶シリコン層５の濃度であり、コレクタ
層１５の不純物濃度よりも薄い。したがって、ドリフト
領域１４をベース層１１とコレクタ層１５間の抗耐圧領
域として用いることができる。Since the base layer 11 is formed, the emitter layer 13 and the collector layer 1 are self-aligned.
5 is formed. Further, in the region below the silicon oxide film 21, the drift region 14 is formed in a self-aligned manner in a region other than the base layer 11 in the region where phosphorus is not auto-doped. The impurity concentration of this drift region 14 is the initial concentration of the single crystal silicon layer 5, and is lower than the impurity concentration of the collector layer 15. Therefore, the drift region 14 can be used as a withstand voltage region between the base layer 11 and the collector layer 15.
【００３６】つぎに、外部ベース層形成予定領域以外を
レジスト２６で覆い図３Ａに示すようにＢ+をイオン注
入する。なお、本実施例においては、前記イオン注入
は、加速エネルギー５０ＫｅＶ、ドーズ量１×１０15ｃ
ｍ-2の条件で行なった。その後、打込んだボロンを第３
のアニールを行なうことにより活性化させる。このよう
にして外部ベース層５２（図５Ｂ参照）を形成する。Next, the area other than the area where the external base layer is to be formed is covered with the resist 26, and B + ions are implanted as shown in FIG. 3A. In the present embodiment, the ion implantation is performed with an acceleration energy of 50 KeV and a dose of 1 × 10 15 c.
It was carried out under the condition of m -2 . After that, the implanted boron is the third
Is activated by annealing. In this way, the external base layer 52 (see FIG. 5B) is formed.
【００３７】このように、ベース層１１の横にベース電
極５４取り出し用の高濃度層を設けることにより、ベー
ス層１１の幅Ｄが小さくとも、容易にベース電極を形成
することができる。さらに、ベース層１１の不純物濃度
を低くしても、ベース電極とベース層１１を確実に接続
することができる。したがって、より高速のラテラルバ
イポーラトランジスタを提供することができる。As described above, by providing the high-concentration layer for taking out the base electrode 54 beside the base layer 11, the base electrode can be easily formed even if the width D of the base layer 11 is small. Furthermore, even if the impurity concentration of the base layer 11 is lowered, the base electrode and the base layer 11 can be reliably connected. Therefore, a higher speed lateral bipolar transistor can be provided.
【００３８】つぎに図３Ｂに示すように、ＣＶＤ法によ
り５００nmのシリコン酸化膜２９を堆積させる。その
後、図４Ａに示すようにエミッタ電極用の開口部６３、
およびコレクタ電極用の開口部６５を形成する。同様に
して外部ベース層にもベース電極用の開口部を形成する
（図示せず）。Next, as shown in FIG. 3B, a 500 nm silicon oxide film 29 is deposited by the CVD method. Then, as shown in FIG. 4A, an opening 63 for the emitter electrode,
And an opening 65 for the collector electrode is formed. Similarly, an opening for a base electrode is also formed in the external base layer (not shown).
【００３９】最後に、全面にアルミニウムをデポジショ
ンしてパターニングして、エミッタ電極３３、およびコ
レクタ電極３５を形成するとともに（同図Ｂ）、ベース
電極５４を形成し（図６参照）、ラテラルバイポーラト
ランジスタが完成する。Finally, aluminum is deposited and patterned on the entire surface to form the emitter electrode 33 and the collector electrode 35 (FIG. 6B), the base electrode 54 (see FIG. 6), and the lateral bipolar. The transistor is completed.
【００４０】このように、ポリシリコン層２３、２５
は、ベース層形成の際にはバリアとして用いるととも
に、エミッタ電極およびコレクタ電極形成の際にはエミ
ッタ電極およびコレクタ電極用の取り出し層として用い
ることができる。In this way, the polysilicon layers 23, 25
Can be used as a barrier when forming the base layer, and can be used as a take-out layer for the emitter electrode and the collector electrode when forming the emitter electrode and the collector electrode.
【００４１】なお、本実施例においてはトランジスタ単
体として説明したが、ラテラルバイポーラトランジスタ
を含む集積回路として構成してもよい。Although a single transistor has been described in this embodiment, it may be constructed as an integrated circuit including a lateral bipolar transistor.
【００４２】また、本実施例においては、導電性膜はポ
リシリコンで構成している。しかし、これに限られるこ
となく、熱処理することによって表面に熱処理膜が形成
される導電性の膜であればどのようなものであってもよ
く、たとえば単結晶シリコンで構成してもよい。Further, in this embodiment, the conductive film is made of polysilicon. However, the present invention is not limited to this, and any conductive film may be used as long as a heat-treated film is formed on the surface by heat treatment, for example, single crystal silicon may be used.
【００４３】[0043]
【発明の効果】請求項１、請求項５にかかる半導体装置
またはその製造方法においては、前記ベース層形成予定
領域以外の領域を十分な膜厚の導電性膜で覆った後、前
記導電性膜を熱処理し表面に熱処理膜を形成する。ま
た、この導電性膜を不純物遮断膜として、ベース層形成
予定領域に第１導電型の不純物を注入拡散する。したが
って、幅の小さいベース層を形成することができる。ま
た、ベース層の上部にはベース層絶縁膜を形成している
ので、ベース層と前記導電体膜間を絶縁することができ
る。これにより、高速で高周波特性もよい半導体装置を
容易に製造できる方法を提供することができる。In the semiconductor device or the method of manufacturing the same according to claims 1 and 5, the region other than the region where the base layer is to be formed is covered with a conductive film having a sufficient thickness, and then the conductive film is formed. Is heat-treated to form a heat-treated film on the surface. Further, using this conductive film as an impurity blocking film, first conductivity type impurities are injected and diffused into the region where the base layer is to be formed. Therefore, the base layer having a small width can be formed. Further, since the base layer insulating film is formed on the base layer, it is possible to insulate the base layer from the conductor film. As a result, it is possible to provide a method capable of easily manufacturing a semiconductor device which has high speed and good high frequency characteristics.
【００４４】請求項２にかかる半導体装置の製造方法
は、前記導電性膜はポリシリコンで構成されていること
を特徴とする。したがって、前記導電性膜をエミッタ電
極およびコレクタ電極取り出し層として用いることがで
きる。これにより、高速で高周波特性もよい半導体装置
を容易に製造できる方法を提供することができる。A method of manufacturing a semiconductor device according to a second aspect is characterized in that the conductive film is made of polysilicon. Therefore, the conductive film can be used as an emitter electrode and a collector electrode extraction layer. As a result, it is possible to provide a method capable of easily manufacturing a semiconductor device which has high speed and good high frequency characteristics.
【００４５】請求項３にかかる半導体装置の製造方法
は、導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程を備えたことを特徴とする。したがって、エ
ミッタ層およびコレクタ層を自己整合的に形成すること
ができる。これにより、高速で高周波特性もよい半導体
装置を容易に製造できる製造方法を提供することができ
る。A method of manufacturing a semiconductor device according to a third aspect is characterized by including a step of injecting a second conductive type impurity into a conductive film and thermally diffusing the impurity. Therefore, the emitter layer and the collector layer can be formed in a self-aligned manner. Accordingly, it is possible to provide a manufacturing method capable of easily manufacturing a semiconductor device which has a high speed and excellent high frequency characteristics.
【００４６】請求項４にかかる半導体装置の製造方法
は、ベース層の横にベース電極取り出し用の高濃度層を
設けたことを特徴とする。したがって、ベース層の幅が
小さくとも確実にベース電極をベース層に接続すること
ができる。さらにベース層の不純物濃度を低くしてもベ
ース電極とベース層を接続することができる。A semiconductor device manufacturing method according to a fourth aspect is characterized in that a high-concentration layer for taking out the base electrode is provided beside the base layer. Therefore, the base electrode can be surely connected to the base layer even if the width of the base layer is small. Further, the base electrode and the base layer can be connected even if the impurity concentration of the base layer is lowered.
【００４７】請求項６にかかる半導体装置は、前記コレ
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。したが
って、この中間層をベース層とコレクタ層間の抗耐圧領
域と用いることができる。これにより、ベース層とコレ
クタ層間の耐圧性の高い半導体装置を提供することがで
きる。The semiconductor device according to claim 6 is characterized in that an intermediate layer having an impurity concentration lower than that of the collector layer is provided between the base layer and the collector layer. Therefore, this intermediate layer can be used as a withstand voltage region between the base layer and the collector layer. This makes it possible to provide a semiconductor device having a high withstand voltage between the base layer and the collector layer.
【図１】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。FIG. 1 is a diagram showing a manufacturing process of a lateral bipolar transistor according to the present invention.
【図２】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。FIG. 2 is a diagram showing a manufacturing process of a lateral bipolar transistor according to the present invention.
【図３】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。FIG. 3 is a diagram showing a manufacturing process of a lateral bipolar transistor according to the present invention.
【図４】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。FIG. 4 is a diagram showing a manufacturing process of a lateral bipolar transistor according to the present invention.
【図５】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。FIG. 5 is a diagram showing a manufacturing process of a lateral bipolar transistor according to the present invention.
【図６】本発明にかかるラテラルバイポーラトランジス
タを示す図である。FIG. 6 is a diagram showing a lateral bipolar transistor according to the present invention.
【図７】従来のラテラルバイポーラトランジスタ３１の
製造工程を示す図である。FIG. 7 is a diagram showing a manufacturing process of a conventional lateral bipolar transistor 31.
３・・・絶縁層 １１・・・べース層 １３・・・エミッタ層 １４・・・ドリフト層 １５・・・コレクタ層 ２１・・・シリコン酸化膜 ５２・・・外部ベース層 3 ... Insulating layer 11 ... Base layer 13 ... Emitter layer 14 ... Drift layer 15 ... Collector layer 21 ... Silicon oxide film 52 ... External base layer
Claims (6)
造する方法であって、 ともに第１導電型のエミッタ層およびコレクタ層と、 前記エミッタ層とコレクタ層との間に配置された第２導
電型のベース層と、を前記薄膜半導体層内に横方向に配
置した半導体装置の製造方法において、 前記ベース層の上部にベース層絶縁膜を形成する工程、 熱処理することによって表面に熱処理膜が形成される導
電性膜を用いて、前記ベース層形成予定領域以外の領域
を、前記ベース層絶縁膜より十分な膜厚で覆う工程、 前記導電性膜を熱処理する工程、 前記導電性膜を不純物遮断膜として、ベース層形成予定
領域に第１導電型の不純物を注入拡散する工程、を備え
たことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device on a thin film semiconductor layer on an insulating layer, the method comprising: a first conductivity type emitter layer and a collector layer; and a first conductive type emitter layer and a collector layer disposed between the emitter layer and the collector layer. A method of manufacturing a semiconductor device in which a two-conductivity type base layer is laterally arranged in the thin film semiconductor layer, the method comprising: forming a base layer insulating film on the base layer; Using a conductive film is formed, a step of covering a region other than the base layer formation planned region with a film thickness sufficient than the base layer insulating film, a step of heat-treating the conductive film, the conductive film A method of manufacturing a semiconductor device, comprising a step of implanting and diffusing a first conductivity type impurity into a base layer formation planned region as an impurity blocking film.
て、 前記導電性膜はポリシリコンで構成されていること、を
特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the conductive film is made of polysilicon.
て、 前記導電性膜に、第２導電型の不純物を注入して熱拡散
させる工程、を備えたことを特徴とする半導体装置の製
造方法。3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of implanting an impurity of a second conductivity type into the conductive film to thermally diffuse the impurity. .
て、 前記ベース層の横にベース電極取り出し用の高濃度層を
設けたこと、を特徴とする半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein a high-concentration layer for taking out a base electrode is provided beside the base layer.
体装置であって、 ともに第１導電型のエミッタ層およびコレクタ層と、 前記エミッタ層とコレクタ層との間に配置された第２導
電型のベース層と、を前記薄膜半導体層内に横方向に配
置した半導体装置において、 前記ベース層の上部に形成されたベース層絶縁膜、 熱処理することによって表面に熱処理膜が形成される性
質を有し、前記ベース層形成予定領域以外の領域に、前
記ベース層絶縁膜より十分厚く形成された導電性膜、を
備えており、 前記導電性膜を熱処理するとともに、前記導電性膜を不
純物遮断膜として、ベース層形成予定領域に第１導電型
の不純物を注入拡散してベース層を形成すること、を特
徴とする半導体装置。5. A semiconductor device formed on a thin film semiconductor layer on an insulating layer, the semiconductor device including a first conductivity type emitter layer and a collector layer, and a second layer arranged between the emitter layer and the collector layer. In a semiconductor device in which a conductive type base layer is laterally arranged in the thin film semiconductor layer, a base layer insulating film formed on the base layer, and a property that a heat treatment film is formed on the surface by heat treatment And, in a region other than the region where the base layer is to be formed, a conductive film formed to be sufficiently thicker than the base layer insulating film is provided, and the conductive film is heat-treated and impurities are added to the conductive film. A semiconductor device, wherein a base layer is formed by implanting and diffusing an impurity of the first conductivity type into a region where a base layer is to be formed as a blocking film.
ース層と前記コレクタ層の間に設けたこと、を特徴とす
る半導体装置。6. The semiconductor device according to claim 5, wherein an intermediate layer having an impurity concentration lower than that of the collector layer is provided between the base layer and the collector layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18682092A JPH0637097A (en) | 1992-07-14 | 1992-07-14 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18682092A JPH0637097A (en) | 1992-07-14 | 1992-07-14 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637097A true JPH0637097A (en) | 1994-02-10 |
Family
ID=16195179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18682092A Pending JPH0637097A (en) | 1992-07-14 | 1992-07-14 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637097A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7246415B2 (en) | 2005-03-24 | 2007-07-24 | C.I. Sanplus Co., Ltd. | Zipper and the packaging therewith |
-
1992
- 1992-07-14 JP JP18682092A patent/JPH0637097A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7246415B2 (en) | 2005-03-24 | 2007-07-24 | C.I. Sanplus Co., Ltd. | Zipper and the packaging therewith |
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