KR940000957A - 유클리드 알고리즘 연산장치 - Google Patents

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Abstract

본 발명은 디지탈 데이타의 전송시에 발생되느 에러정경 및 소실정정을 할수 있도록 한 유클리드 알고리즘 연산장치에 관한 것으로, 종래의 소실위치 다항식 및 퍼니신드롬을 구하는 회로에서 2t개의 갈로스(Galois)필드곱셈기와 2t개의 갈로스필드덧셈기가 필요하게 되는데 이 갈로스필드곱셈기는 심볼필드가 커질수록 필요한 게이트수가 급격히 늘어나게 되어 칩설계시 많은 면적을 차지하는 문제점이 있었다.
따라서 종래의 문제점을 해결하기 위하여 본 발명은 소솔위치 다항식에 의한 연산결과 Y(x)를 한치수씩 증가시키면서 계수를 순차적으로 구하는 방식에 있어서 에러정정능력 t에 관게없이 하나의 곱셈기와 하나의 덧셈기만으로 Y(x)를 구할 수 있도록 하여 칩셀계시 상당한 면적을 감소시킬 수 있도록 하였다.

Description

유클리드 알고리즘 연산장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래 소실위치 다향식의 연산구성도.
제2도는 종래 퍼니신드롬(Forney Syndrome)의 연산구성도.
제3도는 제1도에 의한 레지스터값의 변화표.
제4도는 소실위치에 해당하는 파워계산회로도.
제5도는 본 발명 소실위치 다항식의 연산구성도.
제6도는 본 발명 퍼니신드롬의 연산구성도.
제7도는 제5도에 의한 계산흐름표.
제8도는 소실위치 다항식의 연산결과 출력도.
* 도면의 주요부분에 대한 부호의 설명
51,61 : 저장용 레지스터 52,62 : 멀티플렉서
53,63,54,64 : 제1,2레지스터 55,65 : 곱셈기
56,66 : 덧셈기 SW : 스위치

Claims (4)

  1. 순차적으로 입력되는 결과를 저장하는 저장용레지스터(51)와, 이 저장용레지스터(51)의 출력으로부터 필요한 계수를 선택하는 멀티플렉서(52)와, 이 멀티플렉서(52)에 의해 선택된 현재의 계수와 그전에 선택된 계수를 저장하는 제1,2레지스터(53),(54)와, 입력되는 소실위치에 해당하는 값(αj(k))과 상기 제2레지스터(54)에 기억된 계수를 곱셈연산을 행하는 곱셈기(55)와, 상기 제1레지스터(53)의 계수와 곱셈기(55)의 곱셈된 값을 더하여 상기 저장용레지스터(51)로 출력하는 덧셈기(56)로 구성된 유클리드 알고리즘 연산장치.
  2. 제1항에 있어서, 상기 멀티플렉서(62)의 출력값과 신드롬값(S(x))중 어느 하나를 선택하여 상기 제1레지스터(53)로 출력하는 스위치(SW)를 구비한 것을 특징으로 하는 유클리드 알고리즘 연산장치.
  3. 제1항에 있어서, 상기 저장용레지스터(51)는 LIFO(Last In First Out)레지스터를 사용함을 특징으로 하는 유클리드 알고리즘 연산장치.
  4. 제2항에 있어서, 상기 신드롬값(S(x))을 바로 저장용레지스터(53)에 입력시키고 스위치(SW)를 없앨 수 있도록 한 유클리드 알고리즘 연산장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920011110A 1992-05-29 1992-06-25 유클리드 알고리즘 연산장치 KR940011659B1 (ko)

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