KR930701779A - 클럭 분배 장치 및 방법 - Google Patents

클럭 분배 장치 및 방법

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KR930701779A KR1019920703144A KR920703144A KR930701779A KR 930701779 A KR930701779 A KR 930701779A KR 1019920703144 A KR1019920703144 A KR 1019920703144A KR 920703144 A KR920703144 A KR 920703144A KR 930701779 A KR930701779 A KR 930701779A
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에드워드 씨. 프리스트
스티븐 씨. 바버
켄 신타쿠
데이비드 에이. 핸슨
댄 엘. 매소퍼스트
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스티브 에스. 첸
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Abstract

마스터 발진기(10)으로부터 클럭 펄스가 상호 극도로 짧은 시간 허용한도 내에 모듈의 작동 클러스터(#1, #2, …, #N)에 위치한 많은 수의 이용점(21)에 도달하도록 다중 프로세서 시스템(17A-17N) 내에 분배된다. 각각의 구성 부품(31, 41), 전기적 또는 광학적 접속(25, 34, 47), 케이블(24, 34, 48) 등에 연관된 지연은 직접 측정하거나 주지의 표준 특성들을 사용하여 결정된다. 마스터 클럭 소스(20)의 최초 발산점(31)로부터 최종 칩도달점(21, 162)까지의 각각의 완전한 클럭 펄스 경로의 시간 지연 할당이 로그되고 가산된다. 일부 또는 모든 클럭 펄스 경로에 예정된 크기의 시간 지연을 부과할 수 있는 구성 부품(56, 58)이 마련된다. 이 구성부품들은 클럭 경로 할당으로부터 결정되는 오차를 보상하도록 조정된다. 클럭 경로는 전기적 구성 부품만으로 구성되거나 광학적 구성 부품(150)과 조합하여 구성되거나 사실상 전적으로 광학적 구성을 가지기도 한다. 광학적 스큐우를 제어하는 장치는 광학적 소자(174, 176, 177)들을 서로에 대하여 공축 방향으로 물리적으로 변위시킬 수 있는 장치를 포함한다. 스큐우 조정 네트워크는 전기적 구성부품, 광학적 구성부품 또는 이들의 조합으로 구성된 선택 가능한 조 지연 어레이(56) 및 미세 지연 어레이(58)의 독특한 조합을 사용한다.

Description

클럭 분배 장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 구현하는 적절한 다중 프로세서의 일반적 시스템 구성을 나타내는 전체적 블록 다이아그램, 제2도는 전기적 구성부품 및 접속을 사용하여 구현한 본 발명에 따른 클록 펄스 분배 시스템의 실시예의 블록 다이아그램, 제3도는 전기 스큐우 조정 기능을 제공하기 위하여 형성된 회로 네트워크, 제10도는 직접회로 상에 위치한 광학 접속기의 더욱 상세한 도면, 제11도는 제10도의 광학적 접속기의 확대도, 제12도는 제10도의 광학적 수신 칩과 협조하기 위한 광학적 베벨 블럭 접속기의 측 단면도.

Claims (28)

  1. 클럭 펄스를 마스터 클럭 펄스 발생 장치로부터 상호 예정된 최대 시간 변위내에 수신점에 도달하는 클럭펄스에 응답하여 시스템 구성부품을 작동하기 위하여 다수의 클럭 펄스 수신점에서 다수의 클럭 펄스를 수신하여야 하는 모듈을 하나 이상 가지는 시스템으로 분배하는 장치에 있어서, 마스터 클럭으로부터 클럭 펄스를수신하기 위하여 각각 연결되고 해당 클럭 펄스 수신점에 연결된 출력 접속을 가지는 다수의 경로 형성 수단을 포함하되, 각각의 상기 경로 형성 수단이 클럭 펄스를 마스터 클럭으로부러 상기 해당 수신점으로 전송하기 위하여 연결된 소자를 포함하고, 상기 경로 형성 수단 중의 하나 이상의 수단 내에 예정된 최대 시간 변위 이내에 통과 클럭 펄스를 연관된 상기 경로 형성 수단의 상기 출력 접속부에 도달하도록 하기 위하여 상기 경로 형성 수단을 통과하는 클럭 펄스의 지연을 조정하는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  2. 제1항에 있어서, 상기 조정 수단이 통과하는 클럭 펄스의 지연의 크기를 설정하기 위하여 제어 신호 입력에 응답하는 가변 전기 지연 라인을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  3. 제2항에 있어서, 상기 가변 전기 지연 라인이 조 시간 지연 조정을 제공하는 수단 및 미세 시간 지연 조정을 제공하는 수단을 포함하는 일련으로 연결된 네트워크를 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  4. 제3항에 있어서, 상기 조 시간 지연 조정 수단 및 미세 시간 지연 조정 수단이 각각 입력 및 출력을 가지되 상기 입력이 각각 일정한 시간 지연 특성 및 하나 이상의 상기 조정 수단으로부터의 신호를 상기 조정 수단의 출력에 결합시키기 위하여 입력으로 인입되는 상기 제어 신호에 응답하는 선택기 회로를 가지는 다수의 일련으로 결합된 소자에 결합되는 것을 특징으로 하는 클럭 펄스 분배 장치.
  5. 제4항에 있어서, 다수의 상기 경로 형성 수단이 상기 클럭 펄스 지연 조정 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  6. 제5항에 있어서, 상기 조정 수단으로의 입력이 전기 신호 입력을 수신하는 수단, 광학적 입력 신호를 제2전기 신호로 변환하는 수단 및 상기 전기 신호 중 하나를 상기 조 지연 조정 수단 입력에 선택적으로 결합하는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  7. 제1항에 있어서, 상기 경로 형성 수단 중 하나 이상이 클럭 펄스를 전송하기 위한 광학적 결합 수단 및 상기 광학적 결합 수단의 광학적 경로의 길이를 선택적으로 변경하는 수단을 포함하는 상기 조정 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  8. 제7항에 있어서, 상기 광학적 경로 길이 변경 수단이 제1축을 따라 시준된 클럭 펄스 광 펄스를 발생하기 위한 광원 수단, 상기 제1축을 따라 상기 시준된 광 펄스를 수신하는 수단 및 상기 제1축을 따른 상호 간의 변위를 선택적으로 변경할 수 있게 상기 광 펄스 광원 수단 및 수신 수단을 장착하는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  9. 제8항에 있어서, 상기 광학적 경로 길이 변경 수단이 상호 공축으로 털레스 코우팅하는 제1 및 제2소자를 포함하고 상기 제1소자는 상기 광원을 유지하며 상기 제2소자는 상기 수신 수단을 유지하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  10. 제7항에 있어서, 싱기 조정 수단이 전기 신호 지연 수단을 포함하고, 상기 광학적 결합 수단이 상기 광학적 결합 수단을 상기 전기 신호 지연 수단과 인터페이스 시키는 수단 및 클럭 펄스를 상기 전기 지연 수단 및 상기 광학적 결합 수단의 지연이 누적된 크기의 지연을 가지고 클럭 펄스를 통과시키도록 상기 전기적 지연 수단 및 상기 광학적 결합 수단을 일련으로 연결하는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배장치.
  11. 제10항에 있어서, 상기 전기적 지연 수단이 이를 통과하는 클럭 펄스의 지연의 크기를 설정하기 위하여 제어 신호 입력에 응답하되 상기 광학적 지연 수단이 선택 가능한 미세 클럭 펄스 신호 지연을 제공하는 반면 전기 지연 수단은 선택가능한 크기의 조 클럭 신호 지연을 제공하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  12. 클럭 펄스를 마스터 클럭 펄스 발생장치로부터 클러스터된 설계를 따른 다중 프로세서 시스템의 클러스터에 포함된 프로세서 모듈, 입축력 제어기 및 메모리 유니트에 분해하되 각각의 모듈이 상호 예정된 최대시간 변위 내에 수신 칩에 도달하는 클럭 펄스에 응답하여 모듈에 의하여 제어되는 시스템 구성 부품을 작동하기 위하여 클럭 펄스를 수신하여야 하는 다수의 클럭 펄스 수신 칩을 포함하는 클럭 펄스 분배 장치에 있어서, 마스터 클럭 펄스 출력을 다수의 그룹의 클럭 펄스 경로로 분할하는 수단, 각각의 상기 경로의 그룹을 해당 클러스터 모듈에 연결하는 수단, 각각의 상기 그룹의 각각의 경로가 클럭 펄스를 마스터 클럭으로부터 상기 해당 수신 칩으로 전송하기 위하여 연결된 소자를 포함할 때, 각각의 경로를 상기 그룹에 연결된 모듈의 해당 클럭 펄스 수신 칩에 결합하는 수단, 및 각각의 상기 그룹의 상기 경로 내에서 상호 예정된 최대 시간 변위 이내에 상기 그룹에 연결된 수신 칩에 모든 클럭 펄스가 도달하도록 하기 위하여 이를 통과하는 클럭 펄스의 지연을 조정하는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  13. 제12항에 있어서 상기 지연 조정 수단이 인입된 신호에 의하여 결정되는 크기 만큼 펄스 신호의 통과를 지연하기 위하여 인입되는 신호에 응답하는 지연 회로 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배장치.
  14. 제13항에 있어서, 상기 경로가 최소한 부분적으로 광학적 접속을 사용하고 상기 지연 조정 수단이 상기 광학적 접속을 통과하는 펄스에 광학적 지연을 도입하는 수단을 더욱 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  15. 제14항에 있어서, 상기 광학적 지연 조정 수단이 시준된 광학적 경로를 따라 광 펄스를 전송하는 수단, 상기 광학적 경로로부터 광 펄스를 수신하는 수단 및 상기 광 펄스 전송 수단과 상기 팡 펄스 수신 수단을 상호 상기 시준된 광학적 경로를 따라 이동 가능하게 위치시키는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 분배 장치.
  16. 클럭 펄스를 마스터 클럭 펄스 소스로부터 신호 경로의 계통을 따라 클럭 펄스가 예정된 최대 시간 변위내에 모든 소자에 도달할 것을 요하는 다수의 이용소자에 분배하는 방법에 있어서, 신호 경로를 형성하는데 사용된 각각의 구성부품을 통과하는 클럭 펄스의 시간 지연을 결정하는 단계, 각각의 상기 계통의 경로를 형성하기 위하여 일련으로 연결된 모든 상기 구성부품의 목룩을 콤파일하는 단계, 각각의 상기 경로의 콤파일된 목록에 포함된 구성부품의 클럭 펄스 시간 지연을 합계하는 단계, 전체 클럭 펄스 시간 지연에 대하여 하나의 상기 경로를 기준 경로로 지정하는 단계, 상기 기준 경로 이외의 모든 상기 경로로서 상기 기준 경로에 비교하여 예정된 최대 시간 변위보다 큰 클럭 펄스 시간 지연을 가진 경로와 일련으로 연결된 선택적 가변 시간 지연 구성부품을 구성하는 단계 및 상기 가변 시간 지연 구성부품을 모든 상기 경로가 상기 기준 경로에 대하여 예정된 최대 시간 변위 이내의 클럭 펄스 시간 변위를 가지도록 조정하는 단계를 포함하는 것을 특징으로 하는클럭 펄스 분배 방법.
  17. 제16항에 있어서, 상기 지정 단계가 최장의 전체 클럭 펄스 시간 지연을 가지는 상기 경로를 식별하는 단계를 포함하는 것을 특징으로 하는 클럭 펄스 분배 방법.
  18. 입력 단자로부터 출력 단자로 통과하는 펄스의 시간 지연을 선택적으로 제어하는 장치에 있어서, 다수의 지연 수단을 가지되 제1의 상기 지연 수단은 클럭 펄스를 수신하고 나머지 지연 수단은 상기 제1지연 수단의 상기 출력으로부터 일련으로 연결된 입력 및 출력을 가지고, 상기 지연 수단의 출력 중 하나를 중간 인터페이스에 연결하기 위하여 제어 신호의 제1그룹에 응답하는 수단을 더욱 포함하는 조 지연 조정 네트워크, 각각 상기 조 지연 네트워크 수단에 의한 클럭 펄스 지연의 일부만큼 상기 클럭 펄스를 지연시키는 다수의 제2지연 수단을 가지는 미세 지연 조정 네트워크 및 상기 중간 인터페이스를 상기 제2지연 수단에 결합하는 수단을 포함하고 상기 미세 지연 조정 네트워크가 상기 제2지연 수단 중 하나의 출력을 상기 출력 단자에 연결하는 제어 신호의 제2그룹에 응답하는 수단을 포함하는 것을 특징으로 하는 지연 제어 장치.
  19. 제18항에 있어서, 상기 중간 인터페이스가 상기 제2지연 수단의 입력에 병렬로 결합되는 것을 특징으로 하는 지연 제어 장치.
  20. 제18항에 있어서, 상기 조 조정 네트워크가 상기 조 조정 수단 제어 신호 응답 수단에 의하여 선택되었을때 클릭 펄스를 지연없이 중간 인터페이스에 결합하는 수단을 더욱 포함하는 것을 특징으로 하는 지연 제어 장치.
  21. 제18항에 있어서, 상기 제2지연 수단이 각각 입력 반도체, 출력 반도체, 상기 출력 반도체를 구동하기 위하여 이에 병렬로 연결된 콜렉터를 가지는 다수의 반도체 소자 및 다수의 상기 에미터-플로워 구조의 반도체 소자 중 선택된 소자들을 그 선택된 반도체 소자의 베이스에 결합된 상기 입력 반도체와 연결하는 수단을 포함하는 한편, 상기 입력 반도체로부터 상기 출력 반도체로 통과하는 펄스에 부과되는 지연의 크기가 선택된 반도체 소자의 수에 대한 함수인 것을 특징으로 하는 지연 제어 장치.
  22. 입력 단자로부터 출력 단자로 통과하는 펄스에 미리 선택된 크기의 지면을 부과하는 네트워크에 있어서, 입력 단자에 연결된 베이스를 가지는 제1트랜지스터 수단 및 출력 단자에 결합된 콜렉터-에미터 회로를 가지는 제2트랜지스터 수단, 상기 제2트랜지스터의 상기 에미터-콜렉터 회로에 병렬로 연결된 콜렉터를 가지는 반도체 소자의 뱅크를 포함하고 하나 이상의 상기 반도체 소자가 에미터 폴로워 구조의 상기 소자를 상기 제1트랜지스터 수단의 콜렉터 회로에 연결된 베이스와 결합하는 수단을 포함함으로써 펄스 지연 스테이지로서 결합되고, 상기 입력 및 출력 단자 간의 네트워크를 통과하는 펄스의 지연의 크기가 상기 펄스 지연 스테이지 구조내에 연결된 상기 반도체 소자의 수의 함수인 것을 특징으로 하는 펄스 지연 네트워크.
  23. 상기 펄스 지연 스테이지로서 연결된 상이한 수의 상기 반도체 소자를 각각 가지는 다수의 상기 네트워크를 포함하고, 출력 단자에 결합되는 상기 네트워크 중 하나의 출력을 선택하는 수단을 더욱 포함하는 제22항에 따른 펄스 지연 장치.
  24. 제23항에 있어서, 상기 네트워크가 입력 단자에 병렬로 연결되는 것을 특징으로 하는 펄스 지연 장치.
  25. 광 펄스의 이동에 관련된 시간 지연을 제어하는 장치에 있어서, 광 펄스의 광원, 시준된 광 경로를 따라 상기 광원으로부터 광 펄스를 전송하는 수단, 상기 시준된 광 경로부터 광 펄스를 수신하는 수단 및 광 펄스의 시간 지연을 상기 광 전송 수단 및 상기 광 수신 수단 간의 변위의 함수로서 제어하기 위하여 상기 전송 수단과 상기 수신 수단을 상기 광 경로를 따라 상호 선택적으로 위치시키는 수단을 포함하는 것을 특징으로 하는 시간 지연 제어 장치.
  26. 제25항에 있어서, 상기 선택적으로 위치시키는 수단이 상기 전송 수단 및 상기 수신 수단을 상기 광 경로의 축과 정렬하여 유지시키는 제1 및 제2장착 칼라릍 포함하여 최소한 하나의 상기 칼라가 이동하여 상기 수단들이 상기 축을 따라 상대적으로 이동하는 것을 허용하고, 상기 위치 수단이 상기 전송 수단과 수신 수단 사이에 상기 축을 둘러싸는 연장된 수단을 더욱 포함하는 것을 특징으로 하는 시간 지연 제어 장치.
  27. 제26항에 있어서, 상기 광원이 레이저 소자를 포함하고 상기 전송 수단이 상기 제1칼라에 유지된 시준렌즈를 포함하며, 상기 시간 지연 제어 장치가 상기 축을 따라 상기 수신 수단을 향하여 광 시준을 최적화하기 위하여 상기 레이저 소자 및 상기 시준 렌즈를 이동 가능하게 위치시키는 수단을 더욱 포함하는 것을 특징으로하는 시간 지연 제어 장치.
  28. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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