JPH05509188A - クロック分散装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 δよ りロック分散装置及び方法 関連出願の説明 本明細書に説明する装置および方法の若干もしくはすべては、１９８９年１２月 ２９日出願の５ｔｅｖ　Ｓ、Ｃｈｅｎ。

Ｆｒｅｄｅｒｉｃｈ　Ｊ、５ｉｎｒｏｎｓ、Ｇｅｏｒｇｅ＾、５ｐｉｘ、　Ｊｉ ｍｍｉｅＲ，ＷＮｓｏｎ、　Ｅｄｕａｒｄ　Ｃ，Ｍ目１ｅｒ、　Ｒｏｇｅｒ　Ｅ 、Ｅｃｈｅｒｔ　ａｎｄＤｏｒｇｌａｓ　Ｒ，Ｂｅａｒｄによる同時係属出願の 同−譲渡人の米国特許出願第０７／４５９，０８３号に説明するシステムに使用 可能である。

発明の背景 本発明は、多重プロセッサコンピューターシステムに有用な装置および方法に関 する。更に詳しくは、本発明は電気的パルスおよび／または光パルスの形態の信 号が個別部品を通過する場合に発生する時間遅れを制御し、および／または時間 遅れに適応するための方法と装置に関する。更に本発明は、パルス源からマスタ クロック・パルスヲ受取り、そのマスククロック・パルスを多数複製して分散し 、これらのパルスを複合システム全体に綿密に制御した方法で分散するものであ る。本発明は、マスタクロツタパルスにより発生するタイミングパルスを、著し く密接した時間許容差内で、マスククロックパルスと比較して信号の完全性を十 分に保存した状態で、複数の分散点に到達するように多種類の電子データ処理お よび／またはコンピュータ機能を制御するために確実に分散せしめるのに役立つ 装置と方法に関する。

先行技術の説明 過去における多重プロセッサ環境におけるクロックパルス生成の協調は、しばし ば、多数の独立したマスク発振器の作動をその目的に従って調節することによる これらマスク発振器の同期化に依存している。しかし、これらの技術は、クラス 型のスカラ／ベクトル多重プロセッサおよびこれらプロセッサに関連する記憶装 置と入／出力（Ｉ　１０）接続制御装置には適用できない。

タイミング機能制御に使用するための電気的遅延線がコンピュータ初期の開発時 代以来使用されている。これらはその後発展を続け、現在の装置では、選択され る遅延量を変化するように選択的にプログラム可能になっている。

同期システム用のクロック分散機構の一部として光接続の使用することはＩ？、 Ｌ、Ｋｈａｌｊｌ；　Ｌ、ＲＪｃＡｄａｍｓおよびＪＪ、Ｇｏｏｄａａｎの論文 「光速コンピュータ用の光クロツク分散（ＳＰＩＥ、　Ｖｏｌ、９９１　、光フ ァイバ・データ通信およびコンピュータネットワーク、ｐｐ　３２−４１．１９ ８８）　、およびり、Ｈａｒｔｍａｎの論文「光学系相互接続−高速電子工学に おける障害の克服Ｊ　（Ｈｙｂｒｌｄ　Ｃ１ｒｃｕｉｔ、　Ｎｏ、１６．　ｐｐ 、１２−１８゜１９８ｇ）で論じられている。

特別な構成の光通路を通過する光パルスが遭遇する時間スキュー量を選択するた めの装置と方法もまた公知である。光遅延経路記憶装置、光分割器、および再循 環中の光パルス復元装置を含む逐次機能光論回路が米国特許第４，９００，１１ ５号にＶ、Ｐ、Ｈｅｕｒｉｎｇ、　Ｈ，Ｐ、ＪｏｒｄａｎおよびＪ、Ｐ、Ｐｒａ ｔｔにより検討されている。

先行技術の公知の装置および技術のいずれも、高メガヘルツ範囲内で作動する単 一のマスタクロック発振器から発生する数百ないし数千のクロックパルスをすべ て著しく厳しい時間許容誤差内で、かつ完全に使用可能なパルスの質と完全性を もって、それらパルスの利用の最終受信先に到達するように、分散制御すること は不可能で本発明は、−マスククロックパルス発生器からのクロックパルスを多 重プロセッサシステムに分散するための装置と方法である。本発明は、このよう な多数のクロックパルスを多数のクロックパルス受信点で受信しなければならな いモジュールを少なくとも１つ以上有するシステムを対象に意図されたものであ る。このモジュールは受信点にクロックパルスが到達すると、これに応答してシ ステム構成部品の作動を制御し、これらのパルスが所定の互いに関係する最大時 間変位内に到達するようになっている。

装置内には複数の経路があり、それぞれマスタクロックからのクロックパルスを 受信するように接続され、またモジュールの各クロックパルス受信点に出力接続 されている。各経路には、マスタクロックからのクロックパルスを各モジュール 入力点に転送するための要素が含まれている。経路の少なくとも１個には、その 経路を通過するクロックパルスが所定の最大時間変位に等しいか、それよりも小 さい時間変位で、その経路に関係している行先出力接続点に到達するように、通 過するクロックパルスを調節するための装置が含まれている。

この調節は、数種の形態をとることができる。例えば、制御信号が入力されると 、それに応答する調節可能な電気的遅延回線を設けて、通過するクロックパルス の遅延量を設定するようにすることもできる。この調節可能な電気的遅延路線に は、時間遅れ粗調整区間と時間遅れ微調整区間とを有する直列に接続された回路 網を使用できる。これらの時間遅れ粗調整部と微調整部にはそれぞれ、各１つの 入力点と出力点を設けて、その入力点に、それぞれ一定の緩動特性を有する複数 の直列接続要素を連結せしめることもできる。入力される制御信号に応答する選 択回路により、回路網を切換えて、調整構成部の少なくとも１つからの信号を１ つの出力部に接続する。多重プロセッサ環境においては、分散システムは、好ま しくはクロックパルス遅延調節装置の１つを含む複数のクロックパルス経路を有 する。

パルス遅延調整回路網への入力点は、電気信号入力を受信することができるが、 第２の入力として光−電気信号変換器を有することもできる。従って時間遅れ粗 調整回路網の入力点にいずれかの電気信号を選択的に連結することができる。

別の実施態様では、少なくともクロックパルス転送経路の一部としてオプティカ ルカブラを利用する。この場合、遅延調整装置には、光学経路区域内に経路長を 選択的に変えることのできる素子を設けることができる。この素子は、例えば、 経路軸に沿って置かれたコリメートされた光パルスの受光器に第１の軸に沿って 向けられた、コリメートされたクロックパルス光パルス源の形をとることができ る。適当な取付は構造によって、光パルス源と受光器との間の軸方向の変位を選 択的に変化せしめて、所望のクロックパルス遅延量を選択することが可能である 。

本発明の有利な特長は先鋒路長を変化せしめる機構が互いに相対的に伸縮可能な 第１および第２の要素機構を有し、第１の要素が光源を保持し、第２の要素が光 パルス受信器を保持していることにある。

本発明の装置と方法は、包括的な意味で、マスタクロックパルス発生器からのク ロックパルスを、クラスタ状のアーキテクチャに従って備えられた多重プロセッ サシステムのクラスタ内に含まれているプロセッサ、入／出力制御装置および記 憶装置のモジュールに分散させることに関係している。このような環境において 、各モジュールは複数の受信チップを含んでいる。これらのチップは、クロック パルスを受信して、所定の最大相互時間変位内で、すべての受信中のチップへの クロックパルスの到達に応答して、モジュールにより制御されたシステム構成部 品を作動させなければならない。

マスタクロックパルス出力は、まず複数のグループのクロックパルス経路に分割 される。経路の各グループは各集合モジュールに接続される。所定のモジュール の各クロックパルス受信チップに至る各グループの経路は、マスタクロックから のクロックパルスをそれぞれの受信チップに転送するための一連の要素機構に接 続される。

各グループの経路は、通過するクロックパルスの遅延を制御するための遅延調整 機構を有しており、クロックパルスはすべて、所定の最大時間変位以下の相互時 間変位でグループごとに接続された受信チップに到達する。

前述のように、遅延調整機構には、入力される信号に応答する遅延回路を含めて 、その回路のパルス信号の通過を入力信号により決定される量だけ遅らせること ができる。同様に、少なくとも部分的に経路を光接続することも可能である。遅 延調整は、好ましくは光学経路を通過するパルスに光学遅延を導入することによ って得られる。さらに光パルスをコリメートした光学経路を通して、送信装置と 受信装置をそのコリメートした光学経路に沿って相互に移動可能に配置せしめた 状態で、送信せしめるように光学遅延調整することによっても上記の遅延調整を 行なうことが可能である。

本発明の方法によれば、マスタクロックパルス源からのクロックパルスは信号経 路のトリーを経て、複数の利用要素機構に送られる。これらの利用要素機構では 、所定の最大時間変位舞いでクロックパルスがすべての利用要素機構に到達する ことが要求される。最初に信号経路の形式に用いられた各構成部分を通過するク ロックパルスに対する時間遅れが決定される。逐次接続されて、トリーの各経路 を形成するすべての構成部分についてリストが編集され、次いで各経路について 編集されたリスト中に含まれる構成部分に対するタロツクパルスの時間遅れが合 計される。経路の１つがその全クロックパルス時間遅れに関しての基準経路に指 定される。選択的に可変の時間遅れ構成部分が、基準経路に較比されたときに所 定の最大時間変位よりも大きいクロックパルス時間遅れを有するすべての経路の 直列接続中に組入れられている。

可変時間遅れ構成部分は、すべての経路が基準経路に関して所定の最大時間変位 以下のクロックパルス時間変位を有するように調整される。

□　口 基準経路指定段階では最長の全クロックパルス時間遅れを有する経路の確認を行 うこともできる。

本発明の別の特徴は、入力端子から出力端子に至るまでのパルスの時間遅れを選 択的に制御するための回線網にある。これには複数の遅延構成部分を有する初期 遅延粗調整回路網を加えて、これらの遅延構成部分の最初の部分でクロックパル スを受信し、残りの構成部分を第１の遅延構成部分の出力点から逐次結合された 入力点と出力点とを有するようにすることもできる。遅延粗調整回路網は、第１ のグループの制御信号に応答して遅延構成部分の出力点の１つを中間のインタフ ェースに接続する。

遅延粗調整回路網の次に、複数の第２の遅延構成部分を有する遅延微調整回路網 があり、その第２の各遅延構成部分が、粗目路網遅延構成部分によるクロックパ ルス遅延の分数である量だけクロックパルスを遅延せしめる。

中間インタフェースは第２の遅延回路網に結合される。

遅延微調整回路網は第２のグループの制御信号に応答して第２の遅延構成部分の １つの出力を出力端子に接続する。微調整構成部分を直列接続することも可能で あるが、中間インタフェースを第２の遅延構成部分の入力点と並列に結合するこ とが好ましい。

粗調整回路網に関しては、選択されたときに遅延なしに中間インタフェースに直 接結合される。この結合も同様に微調整回路網に入力された一組の制御信号に応 答して選択可能である。

遅延微調整回路網はそれぞれ、入力半導体、出力半導体、および出力半導体を駆 動するためにコレクタを並列接続した複数の半導体素子を有することができる。

半導体素子のバンクから選択された素子に接続された素子は、それらの選択され た半導体素子のベースに入力半導体を結合した状態でエミッタフォロワ構成で接 続される。その結果入力半導体から出力半導体に入力されるパルスに導入される 遅延量を、選択された半導体素子の数の関数として選択することができる。

本発明の別の特徴は、入力端子から出力端子に入力されるパルスに予め選択した 遅延量を導入する微調整回路網にある。第１および第２のトランジスタが、第１ のトランジスタをそのベースを入力端子に接続し、また第２のトランジスタをそ のコレクターエミッタ回路を出力端子に結合した状態で用いられる。半導体素子 のバンクは、それら半導体のコレクタが第２のトランジスタのエミッターコレク タ回路に並列接続されている。半導体素子の少なくとも１つは、エミッターフォ ロワ構成とし、ベースを第１のトランジスタのコレクタ回路に接続することによ って、その素子をパルス遅延段として結合する。この回路網の入力端子から出力 端子の間を進行するパルスの遅延量は、パルス遅延段構成中に接続された半導体 素子の数の関数である。

上記の複数の回路網は、各回路網に異なる数の半導体素子をパルス遅延段として 接続した状態で、接続することが可能である。遅延量は、さらにスイッチングセ レクタを加えて、回路網の１つのみの出力を出力端子に結合するように選択する ことができる。

以下に詳細に説明するように、本発明のさらに別の有利な特徴は、コリメートさ れた光学経路に沿って光パルスをパルス源から受信装置に進行させる場合に伴う 時間遅れの制御に関している。送信装置と受信装置は、光学経路に沿って相互の 相対位置を選択的に決定されて、両方の間の変位の関数として光パルスの時間遅 れを制御する。

当業者は、上記その他の本発明の目的、特徴、利点および応用を、添付図面の図 示に従う好ましい実施例のさらに詳細な以下の説明から認識できる。

図面の簡単な説明 図１は本発明を具体化するために適した多重プロセッサの一般的なシステム構成 を示す総合的な構成図である。

図２は電気構成部分と相互接続を使用して実行される本発明のクロックパルス分 散システムの実施例の構成図である。

図３は電気的スキュ調整機能を提供するために構成された回路網である。

図４は図３のスキュ調整回路中の諸要素機構の詳細説明図である。

図５は図３および図４の回路網中で使用するために特に微小な遅延をユーザが選 択するための半導体素子の回路網の略図である。

図６は分散クロックパルスの位置合せ用のスキュ調整を実施するための光学結合 構成部分を使用する本発明の実施例の構成図である。

図７は図６の実施例のための光学的スキュ調整素子の配列の内部の等側口である 。

図８は光学的スキュ調整要素機構の側面の断面である。

図９はレーザファンアウトボックスと論理チップの間の光学スプリッタの代表的 なインタフェース接続の略図である。

図１０は集積回路上に゛位置する光学コレクタのより詳細な図である。

図１１は図１０の光学コレクタの拡大図である。

図１２は図１０の受光チップと組合せて使用する光学ベベルブロックコネクタの 側面の断面図である。

好ましい実施例の詳細な説明 クラスタ化された多重プロセッサ環境を図１に示す。

同図では単一のマスタクロック１０が、クラスタ＃１、クラスタ＃２からクラス タ＃Ｎで示されているグループ化中に含まれるデータ取扱い処理素子中で行われ る機能を制御するために用いられている。クロック１０中の主発振器からのパル スは分割され、図中で１１．１２および１５で示されている複数のケーブルに導 入される。

図１中のクラスタ１〜Ｎは、同−譲渡人のＣｈｅｎ等による同時特許出願番号第 ０７／４５９．０８３号中の教示に沿ってクラスタ化した多重プロセッサシステ ムに従って一般的に構成化したものとして示されている。従って、上記のＣｈｅ ｎらの出願との対比において、プロセッサ１７Ａ〜１７Ｎはスカシおよびベクト ルプロセッサモジュールに相当し、入出力制御装置１８Ａ〜１８Ｎは入出力集信 装置に、また記憶装置１９Ａ〜１９Ｎは２次記憶装置（ＳＭＳ）を含む記憶装置 に相当する。

クラスタ化された多重プロセッサは、好ましくは作動周波数を共通ロックし、プ ロセッサ間の機能的協調を単純化するように単一のマスタクロック源から操作さ れる。

さらに、すべてのクロックパルスが著しくきびしく相互時間許容差以内でクラス タ内の任意のモジュールに到達するならば、多重プロセッサのプロセッサ要素を 最大の作動速度と処理能力用に設計することが可能である。本発明によれば、数 １００ピコ秒またはそれ以上の範囲内の差でクロックパルスの到達への協調を、 マスタクロック１０が数１００ｍＨｚの速度で方形波パルスを発生するシステム で達成することができる。

図２にマスタクロック１０の発振器２０からクラスタ内のモジュールの１つの中 で使用されるステム内の個別チップへ至る代表的な経路を示す。この実施例では 、すべてのクロック信号スキュ補償が純粋に電気的に構成部品によって行なわれ る。図示したような特別の環境にあっては、発振器２０の出力は、ケーブル２４ を経てコネクタ２５に接続され、モジュールの多重プロセッサクラスタを収納す る格納装置の側面２６を通って内部接続される。発振器２０は一般に比較的安定 した作動を示す構成部品であるが、非導電性であるが良好な熱伝導体である材料 で作動構成部品を囲むことの望ましい場合がしばしばある。格納装置は側面の残 りの部分によって内面を構成されており、上記の熱伝導体が流体であるときには 特にその中に封入される。

ケーブル２４は、最終的にはファンアウトボックス３０に接続され、このファン アウトボックス内には１個のファンアウトチップ３１が格納されている。図示さ れているように、ファンアウトチップ３１によりケーブル２４の入力信号は２組 の信号に分割され、出力コネクタ３２．３３をへて出カケーブル３４．３５に結 合される。

従来のチップには、必要ならば以下に説明する補正した分散チップの回線を通る 構成とすることもできるが、ファンアウトチップ３１として使用することができ る。さらに、ファンアウトボックス３０には以下に述べるファンアウトボックス ３６．３８と同様の方法で多数のチップを格納して、上記ボックス３６．３８と 同様に複数の出力クロックパルス回線を形成することもできる。これらの場合に は、ファンアウトボックスを追加して３つの分岐回路を設けて図２の３９に点で 示したインタフェース内に収容することもある。

ファンアウトボックス３６と３８は、図２ではこれらのボックスで受信した入力 線３４Ａ、３４Ｂおよび３４Ｎ並びに３５Ａ、３５Ｂおよび３５Ｎ、３５Ｂおよ び３５Ｎ上のクロック信号を一般的に４１〜４６で示したそれぞれのクロック分 散チップに並列接続した状態にある。各ケーブルにより、関係するファンアウト ボックス内のすべてのチップ用のコネクタと電気的に内部接続を行うために必要 な信号回線が形成される。チップ４１〜４６は好ましくは、それぞれ時間遅れを 制御し、同時に所定のクロックパルスを通過させる何らかの手段を有している。

それぞれ独自の例を図３、図４および図５に関して以下に説明する。

チップ４１は平列の出力パルスの配列を生じる。その１つがケーブル４８に結合 した出力点４７として図に示されている。ケーブル４８は順次その末端において 使用システム２２のポート５０に接続されて、チップ２１にクロック信号が入力 される。

複数のクラスタシステムの典型的な構造においては、各プロセッサモジュールは 、１群の２次ファンアウト出力を発生することができる。４１．４２または４３ 等の号がすべて所定の相互時間許容差内でインタフェース７０に出力されるまで 、継続するファンアウト要素列７２等々から７４までを通して分割される。代表 的な実施例では、インタフェース７０にはファンアウト・トリー回路６２からの 予め設定した数の分離クロック出力信号を入力することもできる。注意すべきこ とは、出力端子７６は上記の図２の説明におけるチップ４１に対する出力端子４ ７と比較できることである。

図３に関して上記説明した遅延調整回路網の具体的の詳細を図４に示す。図４に 用いた参照番号は、図３中のこれに相当する部分の参照番号に調整対応する。粗 調整装置５６は入力５７を受信し、これを直列接続された素子列８０を通過する 。この素子列は、非遅延直接型のコネクタ８１およびこれに次いで結合された一 連の遅延素子８２〜８８とを含んでいる。入力選択信号６３および６４の２進状 態によりデコーダ９０が作動し、その入力端子の１つに多重セレクタ９１．９２ がそれぞれ結合される（例えばセレクタ９１については８１〜８４の１つ、また セレクタ９２については８５〜８８の１つ）。次いで入力６５により多重セレク タ９５の入力端子９３または９４のいずれかがコネクタ６６に結合され微調整遅 延装置５８に入力する。遅延素子８２〜８８はそれぞれ数１００ピコ秒の範囲内 で遅延を生じ、その結果入力端子５７と出力端子６６との間で零から１０００ピ コ秒前後までの粗調整遅延回路網５６での結合遅延範囲内で遅延を発生する。個 々で注意すべきは粗調整遅延装置５６または微調整遅延装置５６のいずれについ ても、そのすべての区域でこれらの回路網の意図する用途によって均一の、即ち 同一の直線遅延量を使用することは本質的なことではない。

信号路線６６は微調整遅延装置５８に接続され、分割されてｆｄＯ乃至ｆｄ７で 示したｄ８つの回路網に並列入力を行なう。これらの回路網は、基本構造におい て同一であるが、しかし遅延量を次第に大きくするように選択される要素に相違 がある。即ちｆｄＯは遅延ゼロでもよ（、ｆｄｌは数ピコ秒の範囲内の遅延、ｆ ｄ２はさらに数１０ピコ秒の範囲内の遅延である等。前記の粗調整遅延回路網５ ６の作動に若干類似した方法で、入力端子６７．６８での信号の２進組合せによ って多重セレクタ９８．９９をそれぞれ多重セレクタ１００に各入力の１つを結 合させる。最終入力６つにより、多重セレクタ１００への２つの入力のいずれが 実際に出力端子に送られるかが決定される。

図５に、遅延素子ｆｄ２として機能するように特定化されているが、素子ｆｄＯ 〜ｆｄ７のいずれにも適した基本的な半導体回路網を示す。この回路網は、半導 体１１１Ａおよび１１１Ｂのベース回路にそれぞれ結合されている入力端子１１ ０Ａおよび１１０Ｂにおいて粗調整遅延出力端子から信号を受取る。両生導体１ １１のコレクタは共に並列接続されており、それぞれの半導体素子１１２Ａ、１ １２Ｂのバンクのベース回路をドライブする。これらの半導体バンクは、出力半 導体段１１５Ａおよび１１５Ｂに結合され、その相補出力端子１１６Ａおよび１ １６Ｂを適正に起動させる。

半導体バンク１１２はそれぞれ複数の並列接続した半導体段１２１〜１２８から 構成されている。遅延量は選択した半導体段を完成するためのタブを用いること によって決定される。最小の遅延が望まれるときには、１２１Ａと１２１Ｂの基 本回路を完成するだめのタブのみが用いられる。しかしｆｄ２の遅延を確立する ためには、半導体１２１，１２２および１２３のベース回路を完成するタブが使 用されるが、ベースタブは図５に示されているように素子１２４〜１２８につい ては除外される。

従って出力半導体１１５Ａと１１５Ｂに対するベース回路のインピーダンスが制 御され、その結果入力端子１１０から出力端子１１６へ通過する信号の時間遅延 量が制御される。所望の遅延が選択されたのちに能動化されない半導体素子が回 路網中に残っている場合においてもこれらの非能動素子（例えば１２４〜１２８ ）が回路中に物理的に残って、ｆｄｏ〜ｆｄ８の回路網のすべてについて浮遊容 量が一定のままであるようにすることが好ましい。

図４に示した構成について望まれる総合遅延量が決定されると、この遅延はセレ クタ入力信号６３〜６５および６７〜６９中にロックされ、その結果適当な信号 レベルが図示された多重セレクタ列中に固定された状態となる。このような結果 を生じる１つの方法は、端子６３〜６５、および６７〜６９に固定バイアスを使 用しているときに入力端子５７と出力端子５９の間で１経路のみを選択するよう に端子６３〜６５および６７〜６９から選択した入力路線中のヒユーズ素子を飛 ばすことである。

入力端子６３〜６５および６７〜６９は典型的には指定されないときには論理「 １」をとり、ヒユーズするときには論理「０」をとる。

前述のように、クラスタ化した多重プロセッサ環境中では、多数の分散点に到達 するクロックパルス間のスキ二を制御して許容差をできるだけきびしくすること が望ましい。図２の分散システムでは１この行先チップ２１のみが示されている が、１クラスタを機能的に制御するために必要なりロックパルスに対する目標宛 先の数は、典型的には、数千に達しないとしても数１００に達する。

このような多数の行先き点へのクロックパルスの到達を検出し、正確にその間の 時間スキ二を測定するために単一の測定装置を使用することは、不可能でないま でも、困難である。従って本発明の１つの特徴は、各個別の分散経跨の全時間ス キニを決定することにある。その後、各糸路について、クロックパルスが所定の 許容差内で目標点に到達するようにその経路の遅延を選択し調整した状態で、ス キ二時間計画が確立される。

さらに詳しくは、マスク発振器２０からファンアウトチップ３１の入力までのク ロックパルスの時間遅れは、すべて無関係であって、無視される。しかし、チッ プ３１の各出力の入力に対する時間スキニを合理的に正確に測定することが可能 である。従ってそのデータはそのログを作成するために利用可能である。出力路 線の長さと、その路線によって生じる遅延また測定し記録され、またコネクタ３ ２および３３等の特別な回路素子を経ての遅延も測定され、同様に記録される。

次に４１で図示されているような下流側のファンアウトチップに接続されるコネ クタの長さを測定し、その経路について記録される。同じことはコネクタ４７， ５０．および４８等の相互接続路線に対しても行なわれる。最終的に各限界付は 可能なりロックパルス経路に対する全遅延量を計算し、その全遅延量を所望のス キニ許容差以内に入れるためにその各経路に必要とされる遅延量を計算する。遅 延素子は前述のように、必要な限り、粗調整遅延では適当なヒユーズとの組合せ によって、また微調整遅延素子ではペースセレクタタブを使用することによって 、遅延素子が経路に導入される。

図２に示したような電気的構成による実施例では、スキニ補正方法は、特定長の ケーブル、各種のコネクタ等の共通の固定構成部品に関係する遅延を測定するこ とによって向上される。これらの構成部品の製造中の品質管理に絶えず注意を払 うことによって、任意の経路に対する遅延の割当てを行なうバイトに要求される 測定の量を少なくすることが出来る。また作動中に遅延特性の変化を示す構成部 品の使用を避けること、および正常な機械環境中で比較的安定しており、予測可 能な時間スキュー作動特性を持つ、ケーブルおよびコネクタを含めた回路素子の みを使用することもまた有用である。

同様に不平衡スイッチングによるスキューおよび不平衡ロープインクからのスキ ニーを避けることも好ましい。

これらの要因により、平衡化回路設計と２点間の正味長さおよび全キャパシタン スに注意を払うことが要求される。すべてのトランジスタと抵抗器を同一の方法 で配向した場合の抵抗器の範囲を広くとり、また最適電流密度で回路を作動させ ることが、チップ処理の変動に依るスキューを避けるのに役立つ。チップ間の処 理変動によるスキニーは上述の同調案を取入れることに依って最小化される。そ の他のスキニー効果を低減するための技術には、一定の基準値を発生する電圧補 正を行なった禁止帯幅調節器からの供給電圧を使用することが含まれている。

図６に種々のクロックパルス経路用の光学部品を組込んだクロックパルス分散シ ステムの実施例を示す。図２の実施例の場合の様に、図６の構成はクロスリファ レンスとして引用したＣｈｅｎ等による特許出願中に開示された線に沿って多重 プロセッサ環境内での実施に特に良く適している。本システムは、同様に前に述 べたクラスタ等の種々のシステム機能を同期化するためのマスタクロック１３０ を有する。

出力１３１は、適当な伝熱材料を封入してシステムのクラスタを外気から隔離す る防水壁１３２等を通って結合される。図２と対照的に、図６のクロックケーブ ル１３１の導線はレーザファンアウトボックス１３５に導入される。最初のファ ンアウトチップ１３６によりケーブル１３１からのクロック信号は１３７および １３８等の複数の接続線へ分割される。次いでクロックパルスはスキュー粗調整 回路網１３９および１４０を通る。前述のものに類似のスキュー粗調整回路網が 、例えばゼロから比較的小さいナノ秒数までの増分選択可能な範囲を持つ回路網 １３９および１４０に適している。市販のプログラム可能な遅延路線集積回路も 、また要素機構］３９および１４０用に使用することが出来る。

現在のレーザ駆動回路１４１および１４２はレーザー１４３および１４４を始動 し、クロックパルスに対応する光のパルスを光学カブラとスキュー調整機構１４ ５および１４６に導入する。好ましくはレーザ１４３゜１４４は半導体レーザダ イオードである。本発明の使用目的に適した数種の標準型の光デイスクレーザ（ 即ちコンパクトディスクレーザよりも高電力）がある。前述の様にスキニー調整 機構１４５および１４６が光パルスを光ファイバを通して特定のクラスタに伝送 するために、それぞれのレーザ源１４３，１４４からの光をコリメートし、集中 させる。図６には、システム分散経路の１例のみが示されており、スキュー調整 器１４５の出力ファイバ１４７から始まって、以下に説明する最終目標の行先き チップに達する。しかし、このシステム中には、図６から直ちに判るように過剰 の経路が含まれている。

タコツク光パルスはファイバ１４７、光コネクタの出力ポート１４８、および分 散ファイバ１４９を通り、コネクタ１５１から光分割器のボックスに入り１：Ｎ の光分割器１５５に入力される。分割器１５５の光路分割機能を達成することの 出来る数種の装置がある。コーニング社からこの機能に十分な分割を行なうこと の出来る光分割器が提供されている。クラスタ化した多重プロセッサ環境では一 般に分割器１５５には典型的には過剰損失が少なく出力均一性の高い分割を行な うことが要求される。段階付は指数および非モード選択機能を有する多モード導 波管として作動しなければならない。

その他にも種々の分割器技術と分割装置がある。例えば、光線分割器とレンズの 組合せ等の離散型光学要素を使用して、大型となり、配列が重要な事項となる傾 向はあるが過剰損失を少なくすることが出来る。溶融ファイバ（例えば撚り線状 、加熱、引抜きによる）も過剰損失が少なく、集約ピグテールおよび単一モード と多重モードの両方の機能を有する。しかしこれらは高次のモード結合依存型で ある一方出力平衡が入力分散に依存することからモード選択的である。コアに摺 合せして一体化された重ね合せファイバも溶融ファイバと同様の長所と欠点を持 っている。

イオン交換ガラス製導波管への利用に適している特別な光学ガラス材料がいろい ろな理由から本発明に有用であると認めることが出来る。これらの材料は過剰損 失が小さく　（０，０１ｄＢ／ｃｍ）　、均一な出力分割を行ない、モード選択 的ではなく、集積化に適しており、また写真印刷による大量生産に適応し易い。

これらの材料は真のＧＲＩＮ導波管である（ここでＧＲＩＮは段階付は指数−ｇ ｒｂｄｅｄ　１ｎｄｅｘ−を意味する）。段階指数光フアイバ中では、同軸直接 光は側面ではね返って進み、その結果ひずみとジッタを生じる。ＧＲＩＮケーブ ルは、同軸光がはね返り経路が加速される一方で若干遅くなり、その結果所定の パルスのすべての光が末端に同時に到達するように構成される。

光分の導波管は、特に主として単一モード導波管としてのイオン交換ガラス導波 管光学ガラス材の集積化と大量生産の利点をある程度保持することが出来る。こ れがＧＲＩＮ多重モード導波管として機能できるかどうか、損失量はどの位いか 、モード選択性はないかといった疑問が残されている。

光ファイバ１５６は分割器１５５からの代表的な出力線であり、接続部１５７で 光ファイバ１５８に溶融接続される。光ファイバ１５８と同じ様な複数の光ケー ブルとがそれぞれチップの集合体まで配線され、そこで目的とするチップに結合 される。チップ集合体フレームのコネクタ１６０フアイバ１５８を受けて、これ をカブラブロック１６２で終端されるファイバ１６１に接続する。

上述の様にカプラブロック１６２により光パルスは光検出クロック受信チップ１ ６２に入り、光パルスは電気パルスに変換されて論理チップ１６５に入力される 。

１５７等のコネクタ用の溶融接続装置と技術は一般に利用可能である。この技術 については、必ず２本のファイバが開裂した末端を正しく突合せ、この両ファイ バの末端を溶融温度に加熱することによって接続される。低損失の接続が得られ る。

図７に、図６の代表的なレーザ・ファンアウトボックス１３５内に収納された光 学スキュー調整機構の配列を示す。クロック源１３０からのパルスは、図６に示 した介在要素を通過する。最終的に各集合体のベース中のレーザ、例えば集合体 １４５のベース内のレーザ１４３（図６）は起動されると、光パルスを同軸的に 出力ファイバ１４７と光出力ボート１４８に向け、更に光学分割器ボックス１５ ０に分散する。

図７に配列されているスキュー調整装置は好ましくは図８の側断面図に示された 特に有利な伸縮構造に構成される。この装置は比較的操作容易である様に構成さ れ、光学スキュー調整を高精度であるかひずみが最小である状態で行なうことが 出来る。レーザダイオード（図示されていない）が取付は用カラー１７２によっ て仕切られた空間１６８内に取付けられる。保持板１７１によりレーザと取付は カラー１７２を適正位置に保持される。空間１６９内に置かれたコリメート用レ ンズがレンズカラー１７３によって定位置に保持される。１６９内のレンスから のコリメート化された光はカラー１７５の空間１７０内の自動焦点（ｓｅｌｆｏ ｃ）レンズに入る。本体１７４は同心スリーブ１７６および１７７を互いに相対 的な同軸摺動を行なうように保持している。

市場で入手可能な５ｅｌｆｏｃレンズセツトがスキニー調整スリーブ１７６の中 心穴１７８内に密着取付けられている。即ち、レンズ自体は空間１７０内に取付 けられ、レンズを密着取付けするホルダは中心穴１７８の内部に取付けられ、ホ ルダーの肩部はレンズホルダ１７５の後腐部にかみ合っている。これらの５ｅＨ ｏｃレンズセツトは、中心穴１７８内まで延びているバレルおよび直径が中心穴 １７８よりも大巾に小さい出力ファイバーを含んでいる。

レーザが空間１６８内の定位置にあり、コリメート用レンズが空間１６９内にあ り、また、受信５ｅｌｆｏｃレンズが１７０にある場合には、スリーブ１７７は 同軸に置かれて、レーザからコリメート用レンズへの光ビームを最適なものとす る。つぎにセットねじをねじ穴１８２に入れて締め、レーザとコリメート用レン ズの間（すなわち空間１６８と１６９の間のスペース）を固定させる。ボート１ ８１はカラー１７２および１７３の内壁によって仕切られたチャンバに対する雰 囲気通信を可能にする。

図示していないが、ボーティングもまたカラー１７３およびｓｅ＋ｒｏｃレンズ ホルダ１７５間の仕切られたチャンバ内に含まれていることに注意する。

さらに、図８の装置は、チャンバ１６８に保持されている光透過源としての光フ ァイバーによって、遠隔地のレーザで発生させた光と結合させた５ｅＨｏｃレン ズを使用することができるが、この光はその５ｅｌｆｏｃレンズのための入力フ ァイバーに結合されていることに注意する。このような状況においては、空間１ ６９内に個別コリメート用レンズは不要であり、望む場合には、５ｅｌｆｏｃレ ンズをカラー１７３の空間１６９内に直接取付けることもできる。このことは、 図８の装置の実行にともなう構造および構造的関係をさらに単純化することがで きる。

利用化クラスタのスキュー調整装置１４５を含むパスのためのクロックパルス到 着の協調に必要な遅延が決定された後、スリーブ１７６はスリーブ１７７の内部 に関連して同軸的に移動させられ、関連する光パルス内に包含されるため適切に 増大する。この点において、セットねじはねじ穴１８３にねじ込まれ、スリーブ １７６および１７７を相互に固定するとともに、本体１７４に関しても固定され る。内部も同様に０リング１８４，１８５および１８６によって密閉される。

図８の構造の回線に沿った装置であって数百ｍＨｚの範囲でクロックパルスを扱 う装置は、スリーブ１７７の場合は本体１７４に関連して約１インチの同軸移動 があるように建造され、スリーブ１７６の場合はスリーブ１７７に関連して同軸 移動は１．２インチをわずかに超えるように建造された。遅延範囲として４ｄＢ 未満の損失で、約Ｏ〜１００ｐｓが得られた。２個のｓｅ＋ｒｏｃレンズを直線 的に配列して１方で発生させた光が他方５ｅｌｆｏｃレンズ内に直接導入される ように設定した場合もほぼ同様の結果が得られるので注目すること。２個のレン ズを同軸に並べておくことにより、５ｅｌｆｏｃレンズの１万もしくは両方を互 いに近接させたり遠離させて遅延を調節することができる。

レーザ・ファンアウト・ボックス１３５のための光学出力パスを図９に示す。上 述のように、ファイバーケーブル１４９は出力ポート１４８に接続され、ついで 、光学分割ボックス１５０へ接続されている。ケーブル１４９は最終的には光学 １：Ｎ分割素子への入力を提供するために接続されている。分割素子１５５の１ つの出力１５６は、チップ中モジュールやアセンブリーコネクタ１６０へ接続す るファイバーケーブル１５８へ融接すれている（図９には図示されていない）。

ファイバー１６１は、クロックパルスをクロック受信チップ１６４に導びいて論 理チップ１６５を使用可能にするために、コネクタ・ブロック１６２への光学パ スを完備する。

図１０は、先ファイバー１６１のためのコネクタφブロック１６２の、クロック 受信チップ１６４に関連しての接合を示す。ブロック１６２は、チップ１６４の 光検出機構内への最大光学結合が得られたことが測定されるまで、チップ１６４ の表面上を移動せしめられる。本目的のために現代の測定装置を入手できる。ブ ロック１６４は、ついで、紫外線感応エポキシ包囲ブロック１６２を硬化させる などの方法で定位置に固定される。

図１１はカプラ・ブロック１６２の等角図であり、図１２は側断面図であって、 クロック受信チップ１６４の光検出機構表面との実際の光学接合関連を示すもの である。ファイバー１６１はケーシング用材料ブロックを通過する。このブロッ クは次にすり合わされて綿密な傾斜表面をつくり出す。すり合わせは、ファイバ ー１６１の浄書（内容に変更なし） ＦＩＧ、２ 浄書（内容に変更なし） ＦＩＧ、４ 要　約　書 主発振器（１０）からのクロックパルスは多重プロセッサコンピュータシステム （１７八〜１７Ｎ）に分散されて、作動しているモジュールクラスタ（＃１．＃ ２・・・＃Ｎ）中に設定された多数の利用点（２１）に非常に厳しい相互時間許 容差内で到達する。各構成部分（３１゜４１）、電気的接続線または光接続線（ ２５，３４，４７）、ケーブル（２４，３４，４８）その他に関連した遅延が、 直接測定によるかまたは公知の標準特製値を用いて決定される。マスタクロック 源（２０）からの最初の分散点（３１）より最終チップの引渡し点（２１，１６ ２）までの完全な各クロックパルス経路についての時間遅れ計画が記録され、合 計される。予め決められた時間遅延量を導入することの出来る構成部品（５６， ５８）がクロックパルス経路の若干またはすべてに組込まれている。クロック経 路は電気的な構成部品単独で、もしくは光学構成部品（１５０）と組合せて、ま たは実質的にすべて光学的な構成で作成される。光スキューを制御するための配 列の１つとして、互いに相対的に同軸方向に物理的に変位可能な光学的構成要素 （１７４，１７６゜１７７）の配列が挙げられる。スキュー調整回路網は、電気 的部品、光学部品またはそれらの組合せのいずれかにより作成した選択可能な遅 延粗調整配列（５６）および微調整配列（５８）の固有の構成をとる。

手　続　補　正　書 平成　５年　１月）７日 ＰＣＴ／ＵＳ　９１１０４０３９ ５　補正命令の日付 発送日　平成　年　月　日 ６　補正の対象 国際調査報告

Claims (27)

【特許請求の範囲】
1. １．マスタクロックパルス発生器からのクロックパルスを、多数のクロックパル スを多数のクロックパルス受信点で受信しなければならないシステムに分散せし めて、所定の最大相互時間変位内の受信点にクロックパルスが到達するのに対応 してシステム構成部品を作動するための装置であって、 それぞれマスタクロックからのクロックパルスを受信する様に接続され、各クロ ックパルス受信点に出力接続を有する複数の経路確立手段で、前記各経路確立手 段がマスタクロックからのクロックパルスを前記各受信点に転送するために接続 された要素を含む、経路確立手段と、少なくとも前記経路確立手段の１つの中に あって、その中を通過するクロックパルスが所定の最大時間変位に等しいか、そ れよりも小さい時間変位で関連する前記経路確立手段の前記出力接続点に到達す るように前記通過クロックパルスの遅延を調整するための手段とを、有すること を特徴とする装置。
2. ２．請求項１記載の装置において、前記調整手段が入力される制御信号に応答し て、通過するクロックパルスの遅延量を確立するための調整可能な電気的遅延路 線を有することを特徴とする装置。
3. ３．請求項２記載の装置において、前記調整可能な電気的遅延路線が時間遅れ粗 調整を行なうための手段と、時間遅れ微調整を行なうための手段とを含む直列接 続の回路網を有することを特徴とする装置。
4. ４．請求項３記載の装置において、前記遅延微調整および粗調整手段が、それぞ れ入力部および出力部を有し、前記入力点が一定の時間遅れ特性と、入力される 前記制御信号に応答して前記調整手段の少なくとも１つからの信号を前記調整手 段の出力部に結合するセレクタ回路とを有することを特徴とする装置。
5. ５．請求項４記載の装置において、複数の前記経路確立手段が前記クロックパル ス遅延調整手段を有することを特徴とする装置。
6. ６．請求項５記載の装置において、前記調整手段への入力部が電気信号入力を受 信するための手段と光入力信号を第２の電気信号に変換するための手段と、およ び前記電気信号の１つを前記遅延粗調整手段の入力部に選択的に結合するための 手段とを 含むことを特徴とする装置。
7. ７．請求項１記載の装置において、前記経路確立手段の少なくとも１つがクロッ クパルスを転送するための光結合手段を有し、前記調整手段が前記光結合手段の 光経路の長さを選択的に変化させるための手段を有することを特徴とする装置。
8. ８．請求項７記載の装置において、前記光経路長変化手段が、コリメートされた クロックパルス光パルスを第１の軸に沿って発生するための光パルス源手段と、 前記第１の軸に沿った前記コリメートされた光パルスを受信するための手段と、 前記光パルス源手段と受信手段とを取付け、前記第１の軸に沿った両手段間の変 位を選択的に変化せしめるための手段とを、 有することを特徴とする装置。
9. ９．請求項８記載の装置において、前記光経路長変化手段が、互いに相対的に同 軸伸縮する第１および第２の要素機構を有し、前記第１の要素機構が前記光パル ス源を保持し、第２の要素機構が前記受信手段を保持することを特徴とする装置 。
10. １０．請求項７記載の装置において、前記調整手段が電気信号遅延手段を有し、 前記光結合手段が前記光結合手段を前記電気信号遅延手段と接続するための手段 と、前記電気的遅延手段と前記光結合手段とより累増する遅延時間でクロックパ ルスを通過させるために、前記電気的遅延手段と前記光結合手段とを直列接続す るための手段とを有することを特徴とする装置。
11. １１．請求項１０記載の装置において、前記電気的遅延手段が入力される制御信 号に応答して、通過するクロックパルスの遅延量を確立し、それによって前記遅 延手段が選択可能な量の粗調整クロック信号遅延を生じまた他方に於て前記光結 合手段が選択可能な量の微調整クロックパルス信号遅延を生じることを特徴とす る装置。
12. １２．マスタクロックパルス発生器からのクロックパルスをクラスタアーキテク チャに従って提供される多重プロセッサシステムのクラスタ内に含まれるプロセ ッサのモジュール、入出力制御装置および記憶装置のモジュールに分散するため の装置であって、各モジュールが、所定の最大相互時間変位内でクロックパルス 受信チップヘのクロックパルスの到達に応答して、モジュールにより制御される システム構成部分を作動させるためにクロックパルスを受信しなければならない 複数のクロックパルスを含んでおり、 マスタクロックパルス出力を複数のグループのクロックパルス経路へ分割する手 段と、 前記の経路の各グループを各クラスタモジュールに接続する手段と、 前記各グループの経路を前記グループに接続されたモジュールの各クロックパル ス受信チップに結合する手段であって、前記の各経路がマスタクロックからのク ロックパルスを前記の各受信チップに転送するために接続された要素機構を含ん でいることより成る手段と、前記各グループの前記経路内にあって、クロックパ ルスがすべて所定の最大時間変位以下の相互時間変位により前記グループにより 接続された受信チップに到達するように通過するクロックパルスの遅延を調整す るため手段とを有することを特徴とする装置。
13. １３．請求項１２記載の装置において、前記遅延調整手段が信号の通過を前記入 力された信号により決定される量で遅延させるために、入力される信号に応答す る遅延回路手段を有することを特徴とする装置。
14. １４．請求項１３記載の装置において、前記経路が少なくとも部分的に光接続を 備えており、また前記遅延調整手段が更に光学的遅延を前記光接続部を通過する パルスに導入するための手段を有することを特徴とする装置。
15. １５．請求項１４記載の装置において、前記光遅延調整手段がコリメートされた 光経路に沿って光パルスを伝送するための手段と、前記光経路からの光パルスを 受信するための手段と、前記光パルス伝送手段と前記パルス受信手段とを前記コ リメートされた光路に沿って相互に移動可能に配置せしめるための手段とを有す ることを特徴とする装置。
16. １６．マスタクロックパルス源から信号のトリーを通って所定の最大時間変位内 にクロックパルスがすべての利用要素機構に到達することを要求する複数の利用 要素機構にクロックパルスを送信するための方法であって、信号経路を構成する ときに使用される各構成部分を通過するクロックパルスに対する時間遅れを決定 する段階と、 トリーの各前記経路を形成するために直列に接続されたすべての前記構成部分の リストを編集する段階と、前記の各経路用に編集されたリスト中に含まれる構成 部品に対するクロックパルス時間遅れを合計する段階と、全クロックパルス遅延 時間遅延に関する基準経路として前記経路の１つを指定する段階と、 前記基準経路以外のすべての経路の直列接続中に、前記基準経路に比較したとき に所定の最大時間変位よりも大きいクロックパルス時間遅延を有する選択的に可 変の時間遅れ構成部分を組込む段階と、 すべての前記経路が、前記基準経路に関して所定の最大時間変位に等しいかそれ よりも小さいクロックパルス時間変位を有する様に、前記可変時間遅延構成部品 を調整する段階とを 含むことを特徴とする方法。
17. １７．請求項１６記載の方法において、前記指定を行なう段階が最長の全クロッ クパルス時間遅れを有する前記経路を識別する段階を含むことを特徴とする方法 。
18. １８．入力端子から出力端子へ通過するパルスの時間遅れを選択的に制御する装 置であって、複数の遅延手段を有し、前記遅延手段の第１の手段がクロックパル スを受信し、残りの部分が前記第１の遅延手段の出力部から直列に結合された入 力部と出力部を有する様に構成された遅延粗調整回路網であって、更に第１グル ープの制御信号に応答して前記遅延手段の出力部の１つを中間のインタフェース に接続するための手段を含む遅延粗調整回路網と、 複数の第２の遅延手段を有する遅延微調整回路網であって、その第２の各遅延手 段が前記粗調整回路網遅延手段によるクロックパルス遅延量の分数となる量だけ 前記クロックパルスを遅延せしめる遅延微調整回路網と、前記中間インタフェー スを前記第２の遅延手段に結合する手段とを有し、 前記遅延微調整回路網が第２グループの制御信号に応答して前記第２の遅延手段 の１つの出力を前記出力端子に接続する手段を含んでいることを特徴とする装置 。
19. １９．請求項１８記載の装置において、前記中間インタフェースが前記第２遅延 手段の入力に対して並列に接続されている装置。
20. ２０．請求項２０記載の装置において、前記粗調整ネットワークがさらに、前記 粗手段制御信号応答手段によって選択されたときに遅延なく、クロックパルスを 前記中間インタフェースに結合する手段を含む装置。
21. ２１．請求項１８記載の装置において、前記第２遅延手段はそれぞれ、入力半導 体素子と、出力半導体素子と、前記出力半導体素子を駆動するために並列に接続 されたコレクターを有する複数の半導体素子とを含み、エミッタホロワ構成とな っている前記複数の半導体素子の選択された幾つかが、前記入力半導体素子に接 続され、前記入力半導体素子は前記選択された半導体素子のベースに結合されて おり、 それにより、前記入力半導体素子から前記出力半導体素子へと通過するパルスに 対する遅延量が、前記選択された半導体素子の個数の関数である装置。
22. ２２．予め選択した遅延量を入力端子から出力端子へ通過するパルスに導入する ための回路網であって、第１および第２のトランジスタ手段であって、前記第１ のトランジスタ手段のベースが入力端子に接続されており、前記第２のトランジ スタ手段のコレクタ−エミッタ回路が出力端子に結合されている第１および第２ のトランジスタ手段と、 半導体素子のバンクであって、これらの半導体素子のコレクタが前記第２のトラ ンジスタのエミッタ−コレクタ回路中に並列接続されている半導体素子のバンク と、前記半導体素子の少なくとも１つであって、前記素子のベースを前記第１の トランジスタ手段のコレクタ回路に接続したたエミッタフォロア構成で結合する 手段を含むことによって、パルス遅延段として結合された少なくとも１つの前記 半導体素子とを有し、前記回路網を通ってその前記入力端子と出力端子との間を 進行するパルスに対する遅延量が前記パルス遅延段構成中に接続された前記半導 体素子の数の関数であることを特徴とする回路網。
23. ２３．請求項２２記載の装置において、多様なる前記ネットワークを含み、各ネ ットワークは、前記パルス遅延段として接続されている前記半導体素子を異なる 個数有し、かつ、前記装置はさらに、前記ネットワークの１つの出力を選択して 前記出力端子へ結合する手段を含む装置。
24. ２４．請求項２３記載の装置において、前記ネットワークが前記入力端子に対し て並列に接続されている装置。
25. ２５．光パルスの伝達に関連する時間遅延を制御する装置において、 光パルスのソースと、 コリメートされた光路に沿って、前記ソースからの光パルスを送信する手段と、 前記コリメートされた光路から前記光パルスを受信する手段と、 前記光路に沿って、前記送信手段と前記受信手段とを相対的に位置決めして、前 記送信手段と前記受信手段との間の変位の関数として前記光パルスの時間遅延を 制御する手段とを有する装置。
26. ２６．請求項２５記載の装置において、前記選択的位置決め手段が、第１及び第 ２のマウンティング・カラーを含み、これらカラーは、少くともそれらカラーの 一方によって前記光路の軸に沿った関連する動きが調整されてる間、前記光路軸 に位置合せして前記送信手段と前記受信手段とを保持するためのものであり、か つ、前記位置決め手段がさらに、前記送信及び受信手段の間で前記軸を囲む伸長 された手段を含む装置。
27. ２７．請求項２６記載の装置において、前記ソースはレーザ素子を含み、前記送 信手段は前記第１のカラーに保持されたコリメート・レンズを含み、かつ、前記 装置はさらに、前記レーザ素子と前記コリメートレンズとを移動自在に位置決め して、前記受信手段に向けての前記軸に沿った光コリメーションを最適化する手 段を含む装置。