KR930022565A - 하층 소거 게이트를 사용한 플래쉬 eprom셀 구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 하층 소거 게이트를 사용한 플래쉬 EPROM(erasable programmable ROM)셀 구조 및 그 제조방법에 관한 것으로, 소거 게이트를 플로팅 게이트 일부의 아래에 두어 채널부분을 소거 게이트와 플로딩 게이트로 양분하여 판독(read)시에 소거 게이트에 제어 게이트와 같은 전압을 가해 과소거되어 플로팅 게이트지역의 채널이 도통상태가 되더라도 소거 게이트 지역의 채널은 전류차단(cut off)상태를 유지하도록 하여 전체 셀의 동작은 전류차단 상태가 되어 제어 게이트에 전압을 가하지 않으면 전류가 흐르지 않아 종래의 플래쉬 EPROM 셀 사용시 추가되는 과소거 방지 회로의 복잡하고 긴 소거신간의 단점을 극복하는 것에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 플래쉬 EPROM 셀의 제조 공정도
Claims (3)
- 플래쉬 EPROM 셀구조에 있어서, 반도체 기판(1), 상기 반도체 기판(1)에 형성되는 소오스(2)및 드레인(3), 상기 반도체 기판상(1)에 형성되는 게이트 산화막(4), 상기 게이트 산화막(4)상의 일부에 형성되는 소거 게이트(9), 상기 소거게이트(9)상에 형성되는 제1산화막(8), 상기 게이트 산화막(4)의 또다른 일부 및 상기 제1산화막(8)의 일부상에 형성되는 플로팅게이트(5), 상기 산화막(8)의 일부 그리고 상기 플로팅게이트(5)상에 형성되는 제2산화막(6),상기 제2산화막(6)상에 모자 모양으로 형성된 제어게이트(7)로 구비한 것을 특징으로 하는 플래쉬 EPROM 셀 구조.
- 제1항에 있어서, 상기 소거게이트(9)및 상기 플로팅게이트(5), 그리고 상기 제어게이트(7)는 폴리실리콘,실리사이드,리프텍토리(refractory)금속중 어느 하나로 구성되는 것을 특징으로 하는 플래쉬 EPROM 셀 구조.
- 플래쉬 EPROM 셀 제조방법에 있어서, 일반 MOS 공정으로 실리콘 기판위에 문턱전압 조정을 위해 이온주입을 실시하고 게이트 산화막(4)을 증착하고 플리실리콘으로 채널일부의 상기 게이트 산화막(4)상에 소거게이트(9)를 증착하는 제1공정, 상기 제1공정후에 제1산화막(8)을 증착하고 폴리실리콘으로 상기 제1산화막(8)과 채널일부의 상기 게이트 산화막(4)상의 각 일부에 걸쳐 플로팅게이트(5)를 증착하고 제2산화막(6)을 증착하는 제2공정, 및 폴리실리콘인 제어 게이트를 증착하고 드레인(3)및 소오스(2)를 형성하고 제3공정을 구비함을 특징으로하는 플래쉬 EPROM 셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR950011652B1 KR950011652B1 (ko) | 1995-10-07 |
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KR (1) | KR950011652B1 (ko) |
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1992
- 1992-04-22 KR KR1019920006815A patent/KR950011652B1/ko not_active IP Right Cessation
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KR950011652B1 (ko) | 1995-10-07 |
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