Claims (22)
반도체 기판과 MISFET를 구비하되, 상기 반도체 기판은 상기 반도체 기판의 주면의 제1영역에 형성된 제1 반도체 영역과, 상기 반도체 기판의 주면의 제2영역에 형성된 제2반도체 영역과, 상기 제1반도체 영역의 주면에 형성된 제3반도체 영역을 가지며, 상기 제2반도체 영역의 불순물농도는 상기 반도체 기판의 불순물 농도보다 높고 상기 반도체 기판, 상기 제2 반도체 영역 및 상기 제2 반도체 영역은 제1도 전형이고, 상기 제1 반도체 영역은 제2도형으로 형성되고, 상기 MISFET는 상기 제2반도체 영역과 제3반도체 영역의 주면에 각각 형성된 상기 제2도전형 채널 MISFET이며, 상기 제3반도체 영역의 표면의 불순물농도는 상기 제2반도체 영역의 표면의 불순물농도와 동등하거나 또는 더 높게 설정되도록 한 반도체 집적회로장치.And a semiconductor substrate and a MISFET, wherein the semiconductor substrate includes a first semiconductor region formed in a first region of a main surface of the semiconductor substrate, a second semiconductor region formed in a second region of a main surface of the semiconductor substrate, and the first semiconductor. And a third semiconductor region formed on the main surface of the region, wherein the impurity concentration of the second semiconductor region is higher than that of the semiconductor substrate, and the semiconductor substrate, the second semiconductor region, and the second semiconductor region are first conductive. The first semiconductor region is formed in a second shape, and the MISFET is the second conductive channel MISFET formed on the main surfaces of the second semiconductor region and the third semiconductor region, respectively, and the impurities on the surface of the third semiconductor region. And the concentration is set equal to or higher than the impurity concentration on the surface of the second semiconductor region.
제1항에 있어서, 상기 제3반도체 영역의 주면에 형성된 MISFET의 드레시홀드 전압은 상기 제2반도체 영역의 주면에 형성된 MISFETD의 드레시홀드전압 보다 높게한 반도체 집적회로장치.The semiconductor integrated circuit device of claim 1, wherein the threshold voltage of the MISFET formed on the main surface of the third semiconductor region is higher than the threshold voltage of the MISFETD formed on the main surface of the second semiconductor region.
제2항에 있어서, 상기 제3반도체 집적회로장치는 SRAM메모리를 탑재하고, 상기 제1반도체 영역의 주면의 제3반도체 영역의 주면에 형성된 제2도전형채널 MISFET는 SRAM의 메모리셀의 플리플롭회로를 구성하며, 상기 제2반도체 영역의 주면에 형성된 제2의 도전형채널 MISFET는 상기 SRAM의 메모리셀을 직접 또는 간접으로 구동하기위한 주변장치를 구성하고, 상기 제1및 제2도전형은 각각 p형과 n형이고 상기 제2도전형채널 MISFET는 n채널 MISFET인 반도체 집적회로장치.3. The semiconductor device of claim 2, wherein the third semiconductor integrated circuit device includes an SRAM memory, and a second conductive channel MISFET formed on the main surface of the third semiconductor region of the main surface of the first semiconductor region is a flip-flop of the memory cell of the SRAM. A second conductive channel MISFET formed on a main surface of the second semiconductor region constitutes a peripheral device for directly or indirectly driving a memory cell of the SRAM, and the first and second conductive types And p-type and n-type, respectively, and the second conductive channel MISFET is an n-channel MISFET.
제3항에 있어서, 상기 제3반도체 영역은 상기 제1반도체 영역과 자기정합으로 구성되는 반도체 집적회로장치.4. The semiconductor integrated circuit device according to claim 3, wherein said third semiconductor region is self-aligned with said first semiconductor region.
제1도전형의 반도체 기판과 제2도전형 채널 MISFET를 구비하되, 상기 반도체 기판의 주면의 제1영역에 제2도전형의 제1반도체 영역이 형성되고, 상기 반도체 기판의 주면의 제2영역에 제1도전형이고 또 상기 반도체 기판의 불순물농도보다 더 높은 불순물농도를 가지는 제2반도체 영역이 형성되며, 상기 제1반도체 영역의 주면에 제1도전형의 제3반도체 영역이 형성되고, 상기 제1반도체 영역내이고 또 상기 제3반도체 영역의 외주에 따른 상기 제1반도체 영역의 주면의 영역에 제2도전형이고 또 상가 제1반도체 영역의 불순물농도보다 더 높은 불순물농도를 가지는 제4반도체 영역이 형성되도록 구성하고, 상기 MISFET는 상기 제3반도체 영역의 주면에 형성되도록한 반도체 직접회로장치.A first conductive semiconductor substrate and a second conductive channel MISFET are provided, wherein a first semiconductor region of a second conductive type is formed in a first region of a main surface of the semiconductor substrate, and a second region of a main surface of the semiconductor substrate. A second semiconductor region having a first conductivity type and having an impurity concentration higher than that of the semiconductor substrate is formed, and a third semiconductor region of the first conductivity type is formed on the main surface of the first semiconductor region. A fourth semiconductor having a second conductivity type in the region of the main surface of the first semiconductor region along the outer periphery of the third semiconductor region and having a higher impurity concentration than the impurity concentration of the first semiconductor region And the MISFET is formed on a main surface of the third semiconductor region.
제5항에 있어서, 상기 제3반도체 영역과 상기 제4반도체 영역사이에 형성되는 접합내압은 상기 제3반도체영역과 상기 제1반도체 영역사이에 형성되는 접합내압보다 높고, 상기 제1및 제2도전형은 각각 p형과 n형이며,제2도전형 채널 MISFET는 n채널 MISFET인 반도체 집적회로장치.The junction breakdown voltage formed between the third semiconductor region and the fourth semiconductor region is higher than the junction breakdown voltage formed between the third semiconductor region and the first semiconductor region. The conductive type is p-type and n-type, respectively, and the second conductive channel MISFET is an n-channel MISFET.
제6항에 있어서, 상기 n채널 MISFET는 SRAM의 메모리셀을 형성하는 반도체 집적회로장치.7. The semiconductor integrated circuit device according to claim 6, wherein said n-channel MISFET forms a memory cell of an SRAM.
제1도전형의 반도체 기판의 주면의 제1영역에 제2도전형의 제1반도체 영역이 형성되고, 상기 반도체 기판의 주면의 제2영역에 제1도전형이고, 상기 반도체 기판에 비해서 불순물 농도가 높은 제2반도체 영역이 구성됨과 동시에 상기 제1반도체 영역의 주면에 제1도전형의 제3반도체 영역이 형성되는 반도체 집적회로 장치의 형성방법에 있어서, (1)상기반도체기파의 주면상에 제1영역이 개구된 제1마스크를 형성하는 공정과,(2)상기 제1마스크를 사용하여 상기 반도체 기판의 주면에 제2도전형의 제1불순물을 도입하고 이 제1불순물을 확산하여 상기 제2도전형의 제1반도체 영역을 형성하는 공정과,(3)상기 제1마스를 사용하여 상기 제1반도체 영역의 주면에 제1도전형의 제2불순물을 도입하는 공정과, 제거하고, (4)상기 제1마스크를 제거하고, 상기 기판의 주면상에 상기 제2영역및 제1영역이 개구된 제2마스크를 형성하는 공정과, (5)상기 제2 마스크를 사용하여 상기 반도체기판의 주면에 제1 도전형의 제3 불순물을 도입하고, 1제3불순물과, 상기제2불순물의 각각을 확산하여 제2반도체 영역과 제3반도체 영역의 각각을 형성하는 공정과, (6)상기 제2와 제3의 반도체 영역의 주면의 각각에 MISFET를 형성하는 공정을 구비한 반도체 집적회로 장치의 형성방법.The first semiconductor region of the second conductive type is formed in the first region of the main surface of the semiconductor substrate of the first conductive type, the first conductive type is formed in the second region of the main surface of the semiconductor substrate, and the impurity concentration is higher than that of the semiconductor substrate. 1. A method for forming a semiconductor integrated circuit device in which a second semiconductor region having a high structure is formed and a third semiconductor region of a first conductivity type is formed on a main surface of the first semiconductor region. (1) On a main surface of the semiconductor wave (1) introducing a first impurity of a second conductivity type to the main surface of the semiconductor substrate using the first mask, and diffusing the first impurity Forming a first semiconductor region of a second conductive type, (3) introducing a second impurity of a first conductive type to a main surface of the first semiconductor region using the first mask, and removing (4) Remove the first mask, and the main of the substrate Forming a second mask having the second region and the first region opened thereon; (5) using a second mask to introduce a third impurity of a first conductivity type into the main surface of the semiconductor substrate; (1) diffusing each of the third impurity and the second impurity to form each of the second semiconductor region and the third semiconductor region, and (6) a MISFET on each of the main surfaces of the second and third semiconductor regions. And forming a semiconductor integrated circuit device.
제8항에 있어서, 상기 제1반도체 영역내이고 또 상기 제1반도체 영역의 외주위를 따른 영역으로 제2도전형의 제4불순물을 도입하고 이 제4불순물을 확산시켜, 상기 제1반도체 영역보다도 높은 불순물 농동의 제4반도체 영역을 더 형성하는 반도체 집적회로 장치를 형성방법.9. The method of claim 8, wherein a fourth impurity of the second conductivity type is introduced into the region of the first semiconductor region and along the outer periphery of the first semiconductor region, and the fourth impurity is diffused to diffuse the fourth semiconductor region. And forming a fourth semiconductor region of impurity concentration higher than that.
제8항에 있어서, 상기 제3반도체 영역의 표면의 불순물 농도는 상기 제2반도체 영역의 표면의 분술물 농도와 동등하거나 또는 그것에 비해 높게 설정하게 된 반도체 집접회로장치의 형성방법.The method of claim 8, wherein the impurity concentration on the surface of the third semiconductor region is set equal to or higher than that of the powder on the surface of the second semiconductor region.
제10항에 있어서, 상기 제3반도체 영역에 형성된 MISFET는 SRAMD의 메모리셀을 구성하고, 상기 제2반도체 영역에 형성된 MISFET는 상기 메모리셀을 직접 혹은 간접으로 구동하는 주변회로를 구성하며, 상기 제1및 제2도전형은 각각 p 형과 n 형인 반도체 집적회로장치의 형성방법.The semiconductor device of claim 10, wherein the MISFET formed in the third semiconductor region constitutes a memory cell of an SRAMD, and the MISFET formed in the second semiconductor region constitutes a peripheral circuit that directly or indirectly drives the memory cell. And the first and second conductive types are p-type and n-type, respectively.
제11항에 있어서, (5)와(6)의 공정사이에서 MISFET형성영역을 규정하는 소자 분리 절연막을 형성하고, 그 후에 상기 MISFET가 형성되는 공정을 더 구비한 반도체 집작회로 장치의 형성방법.12. The method for forming a semiconductor integrated circuit device according to claim 11, further comprising a step of forming a device isolation insulating film defining a MISFET formation region between steps (5) and (6), and then forming the MISFET.
제1도전형의 반도체 기판의 주면의 제1영역에 제2도전형의 제1반도체 영역이 형성되고, 상기 반도체 기판의 주면의 제2영역의 제1도전형이고, 상기 반도체 기판에 비해서 불순물 농도가 높은 제2반도체 영역이 구성됨과 동시에 상기 제1반도체 영역의 주면에 제1도전형의 제3 반도체 영역이 형성되는 반도체 집접회로 장치의 형성방 법에 있어서, (1) 상기 반도체기판의 주면상에 제1영역이 개구된 제1마스크를 형성하는 공정과, (2) 상기 제1마스크를 사용하여 상기 반도체 기판을 주면에 제2도전형의 제1불순물을 도입함과 동시에 제1불순물을 대해서 확산 속도가 늦는 제1도전형의 제2불술문을 도입하는 공정과, (3)상기 제1마스크를 제거하고, 상기 반도체 기판의 주면상에 상기 제2영역이 개구된 제2마스크나, 또는 상기 제2영역 및 제1영역이 개구된 제2마스크중의 어느하나를 형성하는 공정과,(4)상기 제2마스크를 사용하여 상기 반도체 기판의 주면에 제1도전형의 제3불순물을 도입하고, 이 제3불순물, 상기 제1불순물과 제2불순물의 각각을 확산하여 제2반도체 영역, 제1반도체 영역과 제3반도체 영역의 각각을 형성하는 공정과,(5)상기 제2및 제3반도체 영역의 주면각각에 MISFET를 형성하는 공정을 구비하는 반도체 집적회로 장치의 형성방법.The first semiconductor region of the second conductive type is formed in the first region of the main surface of the semiconductor substrate of the first conductive type, is the first conductive type of the second region of the main surface of the semiconductor substrate, and the impurity concentration is higher than that of the semiconductor substrate. A method of forming a semiconductor integrated circuit device in which a second semiconductor region having a high height is formed and a third semiconductor region of a first conductivity type is formed on a main surface of the first semiconductor region, the method comprising: (1) on a main surface of the semiconductor substrate; Forming a first mask having a first region opened therein; and (2) introducing a first conductive impurity of a second conductivity type into the main surface of the semiconductor substrate using the first mask, (2) a second mask having the first conductive type having a slow diffusion rate, and (3) removing the first mask and opening the second region on the main surface of the semiconductor substrate, or A second hemp with the second region and the first region opened (4) introducing a third impurity of a first conductivity type into the main surface of the semiconductor substrate using the second mask, and forming the third impurity, the first impurity and the second impurity. Diffusing each of the impurities to form each of the second semiconductor region, the first semiconductor region and the third semiconductor region, and (5) forming a MISFET in each of the major surfaces of the second and third semiconductor regions. A method for forming a semiconductor integrated circuit device.
채널 형성 영역 또는 게이트 전극의 표면상에 게이트 절연막을 개재하고, 사기 채널 형성 영역 또는 게이트전극을 횡단하는 게이트 전극 또는 채널형성영역이 형성되는 MISFET를 가지는 반도체 집적회로 장치의 형성방법에 있어서,(1)기판상의 전면(全面)에 반도체층 또는 게이트 전극층을 퇴적하고 이 반도체층 또는 게이트 전극층체 패턴닝을 시행하여 채널형성영역 또는 게이트 전극을 형성하는 공정과, (2)상기채널형성영역 또는 게이트전극의 막두께의 일부를 그 표면에서 산화 또는 질화하여, 자연산화규소막의 막두께에 비해서 두꺼운 막두께의 일부를 그 표면에서 산화 또는 질화하여, 자연산화규소막의 막두께에 비해서 두꺼운 막두께의 산화막 또는 질화막을 형서함과 동시에 상기 채널 형성 영역 또는 게이트 전국의 표념의 각부(角部)의 형상을 완하하는 공정과,(3)상기 채널 형성 영역 또는 게이트 전극의 표면상에 게이크 절연막을 형성하는 공정과,(4)상기 채널 형성 영역 또는 게이트 전극의 표면의 상측 및 측면에 상기 게이크 절연막을 개재하여, 상기 채널 형성 영역 또는 게이트 전극을 횡단하는 게이트 전극 또는 채널 형성영역을 형성하는 공정을 구비한 반도체 집적회로 장치의 형성방법.1. A method for forming a semiconductor integrated circuit device having a MISFET having a gate insulating film interposed on a channel formation region or a gate electrode, and having a gate electrode or a channel formation region crossing the fraudulent channel formation region or a gate electrode, (1) A process of depositing a semiconductor layer or a gate electrode layer on the entire surface of the substrate and patterning the semiconductor layer or the gate electrode layer to form a channel formation region or a gate electrode; (2) the channel formation region or gate electrode A portion of the film thickness is oxidized or nitrided on the surface thereof, and a portion of the thick film thickness is oxidized or nitrided on the surface thereof compared to the film thickness of the natural silicon oxide film, and an oxide film having a thicker film thickness than that of the natural silicon oxide film or At the same time as the nitride film is formed, the shape of each part of the sign of the channel formation region or the gate nationwide (3) forming a gating insulating film on the surface of the channel forming region or the gate electrode, and (4) applying the gating insulating film to the upper and side surfaces of the channel forming region or the gate electrode. And forming a gate electrode or a channel forming region crossing the channel forming region or the gate electrode.
제14항에 있어서, 상기 게이트 절연막을 형성하는 공정은 상기 공정(2)의 채널형성영역 또는 게이트 전극의 표면의 산화막 또는 절화막을 제거한 후에, 채널형성영역 또는 게이트 전극의 표면에 새로이 게이트 절연막을 형성하는 공정인 반도체 집적회로 장치의 형성방법.15. The process of forming a gate insulating film according to claim 14, wherein the step of forming the gate insulating film removes an oxide film or a cut film on the surface of the channel forming region or the gate electrode of the step (2), and then newly forms a gate insulating film on the surface of the channel forming region or the gate electrode. A method for forming a semiconductor integrated circuit device, which is a process for performing the same.
제14항에 있어서, 게이트 절연막을 형성하는 공정(3)은 공정(2)의 채널형성영역 또는 게이트 전극의 표면상에 산화막 혹은 질화막의 게이트 절연막을 형성하는 공정이거나 또는 상기 산화막 혹은 질화막의 표면상에 퇴적한 새로운 절연막을 가지는 복합막의 게이트 절연막을 형성하는 공정중의 어느 하나인 반도체 집적회로장치의 형성방법.The process (3) according to claim 14, wherein the step (3) of forming a gate insulating film is a step of forming a gate insulating film of an oxide film or a nitride film on the surface of the channel formation region or the gate electrode of the step (2) or on the surface of the oxide film or the nitride film. A method for forming a semiconductor integrated circuit device, which is one of the steps of forming a gate insulating film of a composite film having a new insulating film deposited on the substrate.
채널형성영역 또는 게이트 전극의 표면상에 게이트 절연막을 통해서, 상기 채널 형성영역 또는 게이트 전극을 횡단하는 게이트전극 또는 채널 형성영역이 구성되는 MISFET를 가지는 반도체 집적회로장치의 형성방법에 있어서,(1)기판상의 전면에 반도체층 또는 게이트 전극층을 퇴적하고, 상기 반도체층 또는 상기 게이트 전극층에 패턴닝을 실행하여, 채널형성영역 또는 게이트 전극을 형성하는 공정과,(2)상기 채널 형성 영역 또는 게이트 전극의 측면에 사이드웰 스페이샤를 형성하는 공정과,(3)상기 채널 형성 영역 또는 상기 게이트 전극의 막두께의 일부를 그 표면에서 산화 또는 질화하여 자연산화규소막의 막두께에 비해서 두꺼운 막두께의 산화막 또는 질화막을 형성함과 동시에 상기 채널 형성 영역 또는 게이트 전극의 표면의 각부의 형상을 완화하는 공정과,(4)상기 채널 형성영역 또는 상기 게이트 전극의 표면상에 게이트 절연막을 형성하는 공정과, (5)상기 채널 형성영역 또는 상기게이트 전극의 표면의 상측 및 측면에 상기 게이트 절연막을 통해서 채널 형성 영역 또는 게이트전극을 횡단하는 게이트 전극 또는 채널 형성영역을 형성하는 공정을 구비하는 반도체 집적회로 장치의 형성방법.A method for forming a semiconductor integrated circuit device having a MISFET comprising a gate electrode or a channel forming region crossing the channel forming region or the gate electrode, through a gate insulating film on a surface of the channel forming region or gate electrode, (1) Depositing a semiconductor layer or a gate electrode layer on the entire surface of the substrate and patterning the semiconductor layer or the gate electrode layer to form a channel formation region or a gate electrode; (2) (3) forming a side well spacer on the side surface; and (3) oxidizing or nitriding a portion of the film thickness of the channel formation region or the gate electrode on the surface thereof to form an oxide film or a nitride film having a thicker thickness than that of the natural silicon oxide film. The shape of each portion of the surface of the channel formation region or the gate electrode is relaxed at the same time (4) forming a gate insulating film on the surface of the channel forming region or the gate electrode; and (5) forming a gate insulating film on the top and side surfaces of the channel forming region or the gate electrode. A method of forming a semiconductor integrated circuit device comprising the step of forming a gate electrode or a channel formation region crossing a channel formation region or a gate electrode.
제14항 내지 제17항에 있어서, 반도체 집적회로장치는 SRAM을 탑재하고, 상기 MISFET는 SRAM의 메모리셀의 플립플롭 회로의 부하용 MISFET를 구성하는 반도체 집적회로 장치의 형성방법.18. The method for forming a semiconductor integrated circuit device according to claim 14, wherein the semiconductor integrated circuit device includes an SRAM, and the MISFET constitutes a load MISFET of a flip-flop circuit of a memory cell of the SRAM.
MISFET를 가지는 반도체 집적회로장치의 제조방법에 있어서,(1)제1도전형의 반도체 영역의 주면상에 게이트 절연막을 통해서 게이트 전극을 형성하는 공정과,(2)상기 게이트 전극의 게이트 길이 방향의 측벽에 절연성을 가지는 사이드웰 스패이샤를 형성하는 공정과,(3)적어도 상기 사이드웰 스패이샤의 표면상을 피복하는 마스크를 형성하는 공정과,(4)상기 제1도전형의 반도체 영역의 주면의 상기 게이트 전걱,사이웰 스패이샤및 마스크 이외의 영역에 제2도전형의 불순물을 이온주입으로 도입함과 동시에 이 제2도전형의 불순물로 제2도전형의 소스영역,드레인영역의 각각을 형성하여 MISFET를 형성하는 공정을 구비한 반도체 집적회로 장치의 제조방법.1. A method of manufacturing a semiconductor integrated circuit device having a MISFET, the method comprising: (1) forming a gate electrode on a main surface of a semiconductor region of a first conductive type through a gate insulating film; and (2) in a gate length direction of the gate electrode. (3) forming a sidewell spacing having insulating properties on the sidewalls, (3) forming a mask covering at least the surface of the sidewell spacing, and (4) a main surface of the semiconductor region of the first conductive type. Impurities of the second conductivity type are introduced by ion implantation into regions other than the gate spatula, the cywell spacing and the mask at the same time, and the source and drain regions of the second conductivity type are respectively A method for manufacturing a semiconductor integrated circuit device comprising the step of forming a MISFET.
제1도전형의 제1반도체 영역의 주면에 형성된 제2도전형의 제2반도체 영역의 주면에 상기 제2반도체 영역의 주면상의 절연막에 형성된 개구를 통해서 규소막이 접속되는 반도체 집적회로 장치의 제조방법에 있어서, (1)상기 제1도전형의 제1반도체 영역의 주면에 제2도전형의 제2반도체 영역을 형성하는 공정과, (2)상기 제2 반도체 영역의 주면상에 절연막을 형성하는 공정과, (3)상기 제2 반도체 영역상의 상기 절연막에 개구를 형성함과 동시에 상기 개구내에 상당하는 영역의 제1반도체 영역의 주면에 상기 제2반도체 영역과 동일 도전형이고 제2반도체영역에 비해서 깊은 접합깊이를 가지는 제3반도체 영역을 형성하는 공정과,(4)상기 절연막상의 전면에 상기 절연막에 형성된 개구를 통해서 제2반도체 영역과 제3반도체 영역의 각각의 주면에 접촉하는 규소막을 CVD법으로 퇴적하고, 상기 규소막에 패턴닝를 실시하여 전극 또는 배선을 형성하는 공정을 구비한 반도체 집적회로 장치의 제조방법.A method for manufacturing a semiconductor integrated circuit device in which a silicon film is connected to a main surface of a second semiconductor region of a second conductive type formed on a main surface of a first semiconductor region of a first conductive type through an opening formed in an insulating film on a main surface of the second semiconductor region. (1) forming a second semiconductor region of the second conductive type on the main surface of the first semiconductor region of the first conductive type, and (2) forming an insulating film on the main surface of the second semiconductor region. And (3) forming a opening in the insulating film on the second semiconductor region and simultaneously forming a second semiconductor region on the main surface of the first semiconductor region of the region corresponding to the opening, the second semiconductor region being the same conductivity type as the second semiconductor region. Forming a third semiconductor region having a deeper junction depth than that of (4) contacting each main surface of the second semiconductor region and the third semiconductor region through an opening formed in the insulating film on the entire surface of the insulating film; Small film is deposited by CVD, and the method for fabricating a semiconductor integrated circuit device having a step of forming an electrode or a wiring pattern by performing ningreul to the silicon film.
제1도전형의 제1반도체 영역의 주면에 형성된 개구를 통해서 규소막이 접속되는 반도체 집적회로 장치의 제조방법에 있어서,(1)상기 제1도전형의 제1반도체 영역의 주면상에 제2도전형의 제2반도체 영역을 형성하는 공정과,(2)상기 제2반도체 영역의 주면상에 절연막을 형성하는 공정과,(3)상기 절연막의 제2반도체 영역상에 개구를 형성하는 공정과,(4)상기 절연막상의 전면에 상기 절연막에 형성되는 개구를 통해서 제2반도체 영역의 주면에 접촉하는 규소막을 퇴적하는 공정과,(5)상기 규소막의 결정화를 행하는 고온도 어니일링을 행하는 공정과,(6)상기 규소막의 패터닝을 실시하는 전극 또는 배선을 형성하는 공정을 구비한 반도체 집적회로 장치의 제조방법.In the method for manufacturing a semiconductor integrated circuit device, wherein a silicon film is connected through an opening formed in a main surface of a first semiconductor region of a first conductive type, (1) a second conductive layer on a main surface of the first semiconductor region of a first conductive type; Forming a second semiconductor region of a type; (2) forming an insulating film on the main surface of the second semiconductor region; (3) forming an opening on the second semiconductor region of the insulating film; (4) depositing a silicon film in contact with the main surface of the second semiconductor region through an opening formed in the insulating film on the entire surface of the insulating film, (5) performing a high temperature annealing to crystallize the silicon film; (6) A method for manufacturing a semiconductor integrated circuit device, comprising the step of forming an electrode or wiring for patterning the silicon film.
제20항 또는 제21항에 있어서, 상기 반도체 집적회로장치는 SRAM이 탑재되고, 상기 제2반도체 영역은 상기 SRAM의 메모리 셀의 플립플롭회로의 구동용 MISFET의 드레인 영역이고, 상기 전극은 전원전압에 접속되는 반도체 직접회로 장치의 제조방법.22. The semiconductor integrated circuit device according to claim 20 or 21, wherein the semiconductor integrated circuit device is equipped with an SRAM, the second semiconductor region is a drain region of a driving MISFET of a flip-flop circuit of a memory cell of the SRAM, and the electrode is a power supply voltage. A method for manufacturing a semiconductor integrated circuit device connected to a device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.