KR930011183B1 - 디메트릭싱 회로 - Google Patents

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KR930011183B1
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요하네스 마리아 캄프 페트루스
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엔. 브이. 필립스 글로아이람펜파브리켄
이반 밀러 레르너
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내용 없음.

Description

디메트릭싱 회로
제1도는 본 발명에 따르는 디메트릭싱 회로의 수동 실시예를 나타낸 도면.
제2도는 본 발명에 따르는 디메트릭싱 회로의 능동 실시예를 나타낸 도면.
제3도는 제1도 및 제2도의 디메트릭싱 회로내의 스위치들을 연속적으로 교대로 제1 및 제2스위칭 위상으로 스위치시키는 클럭 제어된 스위칭 신호의 시간 의존 진폭 변화도.
* 도면의 주요부분에 대한 부호의 설명
I1: 제1신호 입력 I2: 제2신호 입력
Q1: 제1신호 출력 Q2: 제2신호 출력
Q3: 제3신호 출력 INT1 : 제1작분기
INT2 : 제2적분기 INT3 : 제3적분기
A1: 제1연산증폭기 A2: 제2연산증폭기
본 발명은 이중 채널 TV 스테레오 음향 신호용 스위치된-캐패시터 형태이며, 스테레오 합 신호
Figure kpo00001
와 두 좌우 스테레오 신호중 하나(예를들어, R)를 인가 시키기 위한 제1 및 제2신호 입력과, 디메트릭스된 스테레오 신호를 공급하기 위한 제1 및 제2신호 출력을 구비하는 디메트릭싱 회로에 관한 것으로서, 후자의 스테레오 진호의 진폭은 스테레오 합 신호내의 각각의 두 스테레오 신호 진폭에 2배만큼 크다.
상기 형태의 디메트릭성 회로는 1985년 8월 발행된 소비자 전자공학에 관한 IEEE지 논문집 CE-31권,제3호, 페이지 461 내지 468에 에이. 에이취. 엠. 반 레오르문트 등에 의헤 발표된 ＂TV 및 라디오 수신기용 스위치된 캐패시터 스테레오 디코더＂에 공지되어 있다.
상기 논문은 두개의 TV 음향 신호용 디코더의 일부로써 디메트릭싱 회로를 기술하며, 디메트릭싱 회로는 스테레오 정보나 상호 독립절인 음향 정보를 포함할 수도 있다. 상기 정보의 본질은 두 TV 음향 신호중 하나의 채널내의 파일럿(pilot)상에 AM 변조되는 신호 주파수(117.7Hz나 274.1Hz)에 의해 표시된다.이러한 신호 주파수는 파일럿 확인 회로에 의해 검출되며, 디메트릭성 회로의 출력에 결합되는 선택회로용제어 신호로써 사용된다.
TV 스테레오 음향 신호의 수신의 경우, 가능 진폭 적응을 갖는 전달과 제2신호 입력에 인가된 좌 또는 우 스테레오 신호(예를들어, R)의 디-엠퍼시스(de-emphasis)는 디메트릭싱 회로내에서 두 신호 출력의 하나(예를들어, 상기 제2)에 영향을 미친다. 다른 스테레오 신호(상기 경우에서, L)는 두 신호 입력에 인가된 신호
Figure kpo00002
및 (R)의 적절한 결합 처리로 디메트릭싱 회로내에서 디메트릭스되며, 결국, 가능 진폭적응 및 디-엠퍼시스 후, 다른(예를들어, 제1) 신호 출력에 인가된다. 상기 선택 회로를 통하여 통과된 후, 상기와 같은 두 디메트릭스된 TV 좌우 스테레오 음향 신호는 또한 오디오 신호 처리나 재생용 디코더의 출력에 이용된다.
본 발명의 목적은
Figure kpo00003
과 R 형태의 TV 스테레오 음향 신호의 보정 디메트릭싱이 특히 소구의 소자로결과되는 스위치된 캐패시터 디메트릭싱 회로를 제공하는데 있다.
이 때문에, 본 발명에 따르는 디메트릭싱 회로는 제1 및 제2캐패시터 각각이 입력 스위치와 출력 스위치사이에 합체되며, 상기 제1캐패시터는 제1신호 입력과 제1스위칭 위상에서의 기준 전위점 사이와, 제2스위칭 위상에서의 상기 기준 전위점파 제1적분기 사이에 그것의 입출력 스위치를 통하여 배열되며, 상기 제2캐패시터는 제1스위칭 위상에서 제2신호 입력과 기준 전위에 결합되는 제3캐패시터 사이페 그것의 입력 및 출력 스위치를 통하여 배열되며, 제2스위칭 위상에서 기준 전위 양단에 단락되고, 상기 제3캐패시터는 스위치 가능한 방식으로 직렬 스위치를 통하여 상기 적분기에 결합되며, 상기 직렬 스위치는 제1스위칭 위상에서 개방되고, 제2스위칭 위상에서 스루우-연결(through-connection)을 실현하며, 상기 제1적분기는 제1신호 출력에 접속되며 상기 캐패시터들은 상호 주로 동일한 값을 갖는 것을 특징으로 한다.
적분 회로 장치에 있어서, 전술한 입출력을 갖는 제2, 제3캐패시터 및 직렬 스위치 및 기생 캐패시턴스에 대한 보상을 얻는데 사용하는 제1적분기로 구성된 회로에 대응하는 회로는 1981년 11월 발행된 IEEE지 ＂전자편지＂ 제10권 제24호 페이지 929 내지 931에 피. 이. 플레이숴 등에 의해 발표된 ＂기생 보상 스위치된캐패시터 회로＂논문집에 공지되어 있다.
본 발명은 상기 종래 기술의 회로가 특히, 제2신호 입력에 인가된 스테레오 신호(R)의 샘플의 상호 진폭, 부호 및 지연 선택이 제1신호 입력에 인가된 스테레오 합 신호
Figure kpo00004
의 샘플내의 상기 스테레오 신호의 성분에 대해 적절하다는 사실에 기초한다.
본 발명에 따르는 측정을 사용할때, 스테레오 합 신호의 샘플들은 간단한 방식으로 반전되고 한 스위칭위상이나 싸이클에 걸쳐 지연되며, 관련 스테레오 신호는 진폭이 1/2로 반감되며, 마찬가지로 한 스위칭 위상에 걸칠 지연된다. 그러므로, 마지막 언급한 스테레오 신호의 성분의 완전한 보상은 스테레오 신호에서의 제1적분기의 입력에서 결과되며, 그것과 함께 보정된 디메트릭싱이 얻어진다. 더욱이, 제1적분기에 대한 두 신호 입력 각각의 상시 스위치를 통하는 스루우-연결은 어떠한 순간에서든지 발생하는 것으로 부터 방지되어, 디메트릭싱 회로내의 시간-분리 신호 처리는 시간- 또는 소위 피드스루우(feedthrough) 효과에 의해 방해받지 않는다.
본 발명에 따르는 디메트릭싱 회로의 양호한 실시예는 입력과 출력 스위치 사이에 합체되는 제4캐패시터가 제2신호 입력과 상기 제1스위칭 위상에서의 기준 전위 사이의, 기준 전위와 상기 제2스위칭 위상에서의 제2적분기 사이의 스위치를 통하여 배열되며, 상기 제2적분기는 제2신호 출력에 결합되는 것을 특징으로 한다.
본 발명에 따르는 측정을 사용할때, 스루우-연결은 제2신호 입력과 신호 출력 사이에 발생하는 것으로부터 방지되며, 두 디메트릭스된 좌우 스테레오 신호는 두 신호 출력에서 상호 동일한 극성으로 유용하다.
간단한 방식으로 실현시킬 수 있는 적절한 디-엠퍼시스 가능을 만들기 위하여, 상기 형태의 디메트릭싱 회로의 또 다른 실시예는 두 적분기의 각각이 출력으로 부터 음 궤환 캐패시터를 통하여 반전 입력으로 음방향 궤환하는 연산 증폭기를 가지며, 상기 음 궤환 캐패시터는 제1클럭 위상에서 기준 전위 양단에 단락되며, 제2클럭 위상에서 음궤환 캐패시터와 병렬로 배열하는 또다른 캐패시터에 의해 스위치 가능한 방식으로 브릿지되는 것을 특징으로 한다.
현존하는 이중 채널 TV 스테레오 음향 시스템에 있어서, 마직막 언급한 디메트릭싱 회로는 양호하게, 스위칭 주파수가 실제적으로 표준화된 TV 신호의 라인 주파수에 40배이며. 음궤환 캐패시터가 실제적으로 또다른 캐패시터의 값에 30배인 값을 가지며, 제4쌔패시터가 실제적으로 제1캐패시터의 값과 동일한 값을갖는 것을 특징으로 한다.
디메트릭싱 회로의 또 다른 양호한 실시예에 있어서, 전술한 음궤환 연상 증폭기로 구성되는 두 적분기는, 제1캐패시터가 상호 동일한 값의 제1 및 제2부 캐패시터를 포함하며, 부캐패시터의 하나는 제1캐패시터의 입력과 출력 스위치 사이에 배열되며, 다른 부캐패시터는 두 스위칭 위상에서 적어도 하나의 또다른 스위치를 통하여, 상기 하나의 부캐패시터 양단에 병렬로 배열가능하먹, 상기 또다른 스위치는 상기 다른부 캐패시터의 한면을 연속적으로 제1신호 입력에 인가된 오디오 신호 처리용 기준 전위에 접속시키며, 상기 제2캐패시터는 연속적으로 기준 전위 양단에 단락되는 것을 특징으로 한다.
본 발명에 따르는 측정을 사용할때, 또한, 디메트릭싱 회로는 상기 관련 스위치가 연속적으로 기준 전위에 결합될때, 제1신호 입력에 인가된 적어도 모노포닉 오디오 신호의 전환 및 결과로서의 디-엠퍼시스에대 해 적절하다.
두 신호 출력에서, 스테레오와 이중 음향 신호 수신 동일 출력 신호 진폭이 발생하는 적분 가능한 실시에 있어서, 마지막 언급한 디메트릭싱 회로는 제1캐패시터의 부캐패시터 각각의 캐패시턴스가 실제적으로 상기 제4캐패시터의 캐패시턴스와 동일하며, 제1 및 제2적분기의 각각의 또다른 캐패시턴스에 두배인 것을 특징으로 한다.
이하 첨부한 도면을 참조로 하여 더욱 상세히 설명한 것이다.
제1도는 TV 스테레오 음향수신의 경우, 스테레오 합 신호
Figure kpo00005
과 우 스테레오 신호 R 각각이, 스테레오 합 신호내의 좌우 스테레오 신호 성분 각각의 진폭에 2배인 진폭을 갖는 상기 우 스테레오 신호 R에 인가되도록, 제1 및 제2신호 입력 I1과 I2를 갖는 디-엠퍼시스 기능을 갖는 본 발명에 따르는 디메트릭싱 회로를 도시한 것이다 이중 음향 신호 수신의 경우에 있어서, 상호 독립적인 오디오 신호 A 및 B는 각각 제1 및 제2신호 입력 I1및 I2에 인가된다. 도시된 디메트릭싱 회로는 또한 제1, 제2 및 제3신호 출력 Q1내지 Q3를 가지며, 디메트릭스되고 인버트된 좌우 스테레오 신호-L/3 및 -R은 스테레오 수신의 경우에 있어서, 이후 기술되어질 방식으도 제1 및 제2신호 출력 Q1및 Q2에 공급되며, 마지막 언급된 좌 스테레오 신호의 진폭은 마지막 언급된 우 스테레오 신호의 진폭의 약 1/3이며, 모노포닉 반전된 음향 신호-B및 -A는 이중 음향 신호 수신의 경우에 있어서, 제2 및 제3신호 출력 Q2및 Q3에 공급된다.
디메트릭싱 회로는 이후 기술되어질 다수의 스위치를 포함하며. 스위치들은 제3도에 도시된 클럭신호에 의해 두 위치간에 교대로 스위치되며, 제1스위칭 위상에서의 위치가 도면에 도시되어 있다.
디메트릭싱 회로는 각각 입력 스위치와 출력 스위치 Si1과 So1및 Si2와 So2사이에 배열되는 제1 및 제2캐패시터 C1및 C2를 포함한다 제1스위칭 위상에서, 제1캐패시터 C1은 제1신호 입력 I1과 기준 전위나 접지점 사이에 그것의 입출력 스위치 Si1및 So1사이에 배열되며, 소위 연속적인 제2스위칭 위상(도시되지 않음)에 있어서 제1캐패시터 C1은 접지점과 제1적분기 INT1으로써 동작하는 접지 결합된 적분 캐패시터 CO1사이에 배열되고, 제1신호 출력 O1에 결합된다.
상기 방식의 스위칭의 결과로써, 신호 샘플들은 제1스위칭 위상이 제2스위칭 위상 동안 스위칭에 의해 반전되는 동안 제1캐패시터 C1내에 순간적으로 저장되어지며, 동시에 신호 샘플들은 스위치된 제1캐패시터 C1를 통과하므로써 시간 지연을 경험한다. 상기 시간 지연은 스루우 연결 또는 소위 피드 스루우가 제1신호 입력 I1과 제1신호 출력 O1사이에 발생되어지는 것으로 부터 순간적으로 방지되는 동안의 한 스위칭 위상의 지속기간에 상응한다 제1스위칭 위상에서, 제2캐패시터 C2는 제2신호 입력 I2와 접지 결합된 제3캐패시터 C3사이의 그것의 입출력 스위치 Si2와 So2사이에 배열되며. 제2스위칭 위상(도시되지 않음)에서, 제2캐패시터는 기준 전윈점이나 접진 양단에 단락된다. 접지된 제3캐패시터 C3는 제2스위칭 위상(도시되지 않음) 내의 직렬 스위치 S를 통하여 제1적분기 INT1에 접속되며, 그러한 연결은 제1스위칭 위상내에서 중단된다. 그와 같은 결과로서, 제2신호 입력 I2에서의 전압은 제2 및 제3캐패시터 C2및C3에 걸친 제1스위칭 위상에서 분할되며, 제3캐패시터 C3양단의 전압은 한 스위칭 위상의 주기에 걸쳐 비반전되고 지연된 직렬 스위치 5를 통하여 제1적분기 INT1로 통과된다. 상기 당식의 스위칭은 임의의 순간에서 제2신호 입력 I2과 제1신호 출력 O1사이의 스루우-연결의 발생을 방지한다.
제2 및 제3캐패시터 C2및 C3가 상호 동일한 값을 가질때, 제2신호 입력 I2에 인가된 스테레오 신호 R은 진폭이 R/2로 반감된다. 제1캐패시터 C2이 제1적분기 INT1의 입력에서의 각각의 제2 및 제3캐패시터 C2및 C3와 동일한 값을 가질때, 제1캐패시터 C2으로 부터 제1적분기 INT1으로 인가된 샘플인
Figure kpo00006
신호 샘플내의
Figure kpo00007
성분은 제3캐패시터 C3으로 부터 적분기 INT1으로 인가되는 R/2신호 샘플에 의해 완전하게 취소된다. 반전된 좌 스테레오 신호
Figure kpo00008
만이 남으므로, 그것의 진폭은
Figure kpo00009
성분의 제1, 제2 및 제3캐패시터 C2내지 C3에 결쳐 분할되는 것처럼 2/3 인수로 변화하여, 좌 스테레오 신호
Figure kpo00010
은 주어진 적분후에 제1신호 출력 O1에서 유용하도록 된다.
도시한 디메트릭싱 회로는 또한, 입력 스위치 Si1과 Si2및 출력 스위치 So4와 So4사이에 각각 배열된 제4 및 제5캐패시터 C4및 C5를 제공한다. 도시된 제1스위칭 위상에 있어서, 캐패시터 C4및 C5는 각각 제1 및 제2신호 입력 I1및 I2와 접지 사이의 상기 스위치를 경유하여 배열되며, 각각의 입력 신호는 샘플된다. 도시되지 않은 제2스위칭 위상에 있어서, 신호 샘플은 제4 및 제5캐패시터 C4및 C5로 부터 제2및 제3적분기 INT2 및 INT3로서 동작하는 접지된 적분 캐패시터 Co2및 Co3로 각가 통과된다. 신호 반전은 샘플이 통과될때 발생하여, 신호 입력 I1및 I2印된 입력 신호 예를들어, 모노포닉 음향 신호 A 및 모노포닉 음향 신호 B 또는 우 스테레오 신호 R 각각이, 반전 방식으로 상호 동일한 진폭을 갖는 각각의 신호 출력 O1및 O2에서의 적분기 INT2 및 INT3내에서 적분 또는 디-엠파시스 후 유용해지도록 한다. 부가하여, 신호 샘플은 샘플을 입력 및 출력 스위치 Si1, Si2및 So5, So4각각에 통과시킴으로써 한 스위칭 위상의 주기에 걸쳐 지연되며, 마지막 언급된 스위치 양단의 스루우-연결은 방지되어, 시간-불연속 신호 처리의 혼란이 없도록 하며, 신호를 상호 시간-동기 방식으로 동일 극성을 갖는 3개의 신호 출력 O1내지 O3의 각각에 도달하도록 한다
간단하게 적분된 헝태로 실현시키기 위하여 제4 및 제5캐패시터의 각각은 실제실시예에 있어서, 3개의 캐패시터 C2내지 C2를 포함하는 값과 동일하게 되도록 선택되며, 적분 캐패시터 Co2와 Co3는 상호 동일하다. 그러나, 그러한 적분된 형태에 있어서. 기생(parasitic) 캐패시턴스는 완전하게 피해질 수 없으며, 5개의 캐패시터 C2내지 C5를 포함하는 값의 10 내지 20%에 달할 수 있다. 이것은 제1도에 점선으로 도시되어 있으며, Cp로 표시되어 있다. 적절한 적분 헝태로 인하여, 이러한 기생 캐패시턴스 Cp는 상호 동일하며, 그러므로 디메트릭싱 동작에 대해 영향을 주지 않는다.
제1적분 캐패시터 Co1의 값을
Figure kpo00011
로 선택하고, 제2 및 제3적분 캐패시터 Co2및 Co3각각의 값을
Figure kpo00012
로 선택하므로써,
(여기에서,
Figure kpo00013
는 스위치가 제어되는 곳에서의 클럭 주파수
Figure kpo00014
는 디-엠퍼시스 시정수 C는 제1 내지 제5캐패시터 C2내지 C5각각의 값 CP는 기생 캐패시터의 값)
동일 시정수와, 상호 동일한 신호 디-엠퍼시스는 I1및 I2내지 O1, I2내지 O2및 I2내지 O3로 부터의 세채널내에서 얻어진다. 가장 높게 발생하는 신호 주파수는 클럭 주파수 fc1보다 상당히 작다고 가정한다.
예를들어, 50μsec의 음향 프리-엠퍼시스와 500kHz의 클럭 주파수 fc1을 갖는 독일 텔레비젼 시스템에 대해. 제1적분 캐패시터 Co1와 같은 25(C+Cp)이며, 제2 및 제3적분 캐패시터 Co2및 Co3의 각가의 값은 적절한 디-엠퍼시스에 대헤 37(C+Cp)이다.
기술된 디메트릭싱 회로가 수동 회로이므로, 상기 회로의 잡음 지수는 최소로 된다. 디메트릭스된 좌우 스테레오 신호
Figure kpo00015
및 -R이 레벨을 동일하게 하기 위해, 또한 출력 증폭기(또는 감쇄기)가 필요한다.
선택은 출력 O1내지 O3에 연속하여 배열된 선택 회로에 의해 가능하며, 디메트릭싱 회로의 상기 3채널은 스테레오 수신과 이중 음향 신호 수신용으로 동작을 유지할 것이다. 그러나, 또한 클럭 주파수로 정상적으로 스위치되는 적절한 스위치 (들)를 접지에 연속적으로 연결하므로써 디메트릭싱 회로내에서 효과적 선택이 가능하다. 스테레오 수신의 경우, 출력 스위치 So5는 연속적으로 접지에 접속되어지며, 이중 음향 신호 수신 및 소망의 음향 신호 A의 재생의 경우, 음향 신호 A는 제1신호 입력 I1에 인가되고, 스위치 So1및 Si2(또는, Si2대신에 스위치 So2및 So4)는 연속적으로 접지에 접속되며, 반면, 소망의 음항 신호 B의 재생의 경우, 음향 신호 B는 제2신호 입력 I2에 인가되고 스위치 Si1및 So2나 S는 각각 연속적으로 접지에 접속되거나 개방되어진다.
제2도는 신호 디-엠퍼시스가 또한 결과되는 본 발명에 따르는 능동 디메트릭싱 회로를 도시한 것으로, 제1도의 디메트릭싱 회로내의 소자의 기능과 상응하는 기능을 갖는 소자는 동일 참조번호로 표시하였다. 이전에 기술한 수동 실시예와는 다르게, 능동 디메트릭싱 회로는 제1 및 제2신호 출력 O1및 O2와, 적분캐패시터 대신에 양 입력이 접지에 접속되는 상호 동일한 제1 및 제2연산 증폭기 A1및 A2를 포함한 제1 및 제2적분기 INT1 및 INT2만이 제공된다. 이러한 연산 증폭기 A1및 A2는 출력으로 부터 고정되고 상호 동일한 음 궤환 캐패시터 C6및 C7각각을 통하여 음 입력으로 음적으로 궤환하며, 상호 동일한 캐패시터 C6및 C7에 의해 상기 제2스위칭 위상내에 브릿지된다. 상기 캐패시터 C8및 C9의 각각은 제1스위칭 위상내의 기준 전위나 접지점 양단에 단락되며. 클럭 주파수와 함께 음궤환 캐패시터 C8및 C9의 값은 디-앰페시스 시정수를 결정한다. 신호 입력으로써 연산 증폭기 A1및 A2의 음입력을 사용하므로써, 부호 전환은 동시에 결과된다. 상기 연산 증폭기 A1및 A2의 출력은 신호 입력 O1및 O2에 접속된다.
앞서 언급한 독일 TV 시스템에 대해 직절한 실제 실시예에 있어서, 50μsec의 디-엠퍼시스 시정수는 625KHz의 스위치 주파수 즉, 상기 시스템에 있어서 40X 라인 주파수 선택하고, 캐패시터 C6및 C7각각의 값보다 30.75배 더 큰 음궤환 캐패시터 C8및 C9의 각각의 값을 선택하므로써 얻어진다. 그러한 스위칭주파수는 공지된 방법으로, 위상 고정 루프에 의해 상기 라인 주파수로 부터 유도될 수 있다.
또한, 제1캐패시시터 C2은 각각 제1캐패시터의 1/2 간을 갖는 두개의 부캐패시터 C11및 C12에 의해 실재하며, 두 부캐패시터는 스테레오 수신의 경우 병렬로 동작하며, 이중 음향 신호 수신 및 소망의 음향 신호 A의 재생의 경우 하나만이 동작한다. 이 때문에, 부캐패시터 C11은 입력 스위치 Si1과 출력 스위치 So2사이에 배열되며, 부캐패시터 C12는 그 자신의 입력 스위치 Si12사이에 배열되고, 그것은 후자의 경우, 연속적으로 접지점 및 출력 스위치 So2에 접속된다. 제2신호 입력 I2으로 부터 제2신호 출력 O2로의 음향신호 B의 채널을 동시에 중단시키기 위하여, 또한 제4캐패시터 C4를 그 자신의 입력 스위치 Si4를 통하여 접속시키는 것은 바람직할 수도 있으며, 그것은 관련 경우에 있어서, 접지를 연속적으로 제2신호 입력 I2에 접속할 수도 있다. 스테레오 수신의 경우, 입력 스위치 Si12및 Si4는 제1스위칭 위상에서는 제1 및 제2신호 입력 I2및 I2에 접속되며, 제2스위칭 위상에서는 접지에 접속된다. 캐패시터 C6및 C7은 출력 스위치 So1과 So4및 스위치 So6과 So7사이에 합체되며, 그것을 통해 캐패시터 C6및 C7은 제1스위칭 위상에서 음궤환 캐패시터 C8및 C9와 병렬로 배열되며, 제2스위칭 위상에서 기준 전위를 접지 양단에 단락시킨다.
마지막 언급한 실제 실시예에 있어서, 두 상호 동일한 부캐패시터 C21과 C22의 총 캐패시턴스는 제1도의 실시예에서의 제1캐패시터 C2의 총 캐패시턴스에 상응하며, 캐패시터 C2와 C3각각은 캐패시터 C6및 C7각각의 값보다 4배 큰 값을 가지며, 반면, 제4캐패시터 C4는 마지막 언급한 캐패시터 C6및 C7각각의 값보다 2배 큰 값을 갖는다.
상기와 같은 크기로, 4의 이득 인수는 스테레오 수신의 경우, 스테레오 합 신호
Figure kpo00016
내의
Figure kpo00017
성분에 대해 얻어지며, 2의 이득 인수는 각각 제1 및 제2신호 입력 I1및 I2에 인가되는 신호인 우 스테레오 신호 R에 대해 얻어진다. 이중 음향 신호 수신의 경우, 입력 스위치 Si12는 연속적으로 접지에 연결되며, 각각 2인 제1 및 제2신호 입력 I1및 I2의 이득 인수는 제1 및 제2신호 출력 O1및 O2에 연결되어, 상호 동일한 진폭의 출력 신호가 스테레오 수신 및 이중 음향 신호 수신의 두 경우에 공급된다. 또한, 신호 극성은 변화하지 않는다. 즉, 출력에서의 신호는 신호가 입력에서 가진 극성과 동일하다. 또한, 능동 실시예에 있어서, 두개의 모노포닉 음향 신호 A 및 B중 하나의 선택은 이중 음향 신호 수신의 경우 가능하다. 예를들어, 제1신호 입력 I1에 인가된 음향 신호 A의 선택을 훤한다면, 입력 스위치 Si12, Si2및 Si4는 연속적으로 접지에 연결되어지며, 다른 음향 신호 B의 선택을 원한다면, 입력 스위치 Si1, Si12및 Si2는 연속적으로 접지에 연결되어 진다.
다른 실시예가 본 발명의 사상을 실현시키는데 가능하다는 것은 당연하다. 예를들어, 제2신호 입력 I2과 제1적분기 INT1사이의 회로부에서, 제2신호 입력 I1와 제2신호 출력 O2사이의 채널내에서 동일한 동작을 수행하도록, 전술한 것과 다른 캐패시턴스 갑을 갖는 스위칭 주파수를 선택하고, 상이한 모드의 부호 변환을 사용하며, 더 많은 병렬 스위치를 도입하기 위하여 일정 캐패시터에 대한 So1및 So4이상의 스위치를 사용하는 것은 일반적으로 가능하다.

Claims (6)

  1. 스테레오 합 신호
    Figure kpo00018
    와 두 좌우 스테레오 신호중 하나(예를들어, R)를 인가시키기 위한 제1 및 제2신호 입력을 구비하되, 상기 후자의 스테레오 신호의 진폭은 스테레오 합 신호내의 각각의 두 스테레오 신호 진폭에 2배 만큼 크며, 디메트릭스된 스테레오 신호를 공급하기 위한 제1 및 제2신호 출력을 구비하는 이중 채널 TV 스테레오 음향 신호용 스위치된 캐패시터 형태의 디메트릭싱 회로에 있어서, 제1 및 제2 캐패시터 각각이 입력 스위치의 출력 스위치 사이에 합체되며, 상기 제1캐패시터는 제1신호 입력과 제1스위칭 위치상에서 기준점 사이와, 제2스위칭 위상에서의 기준 전위점과 제1적분기 사이에 그것을 입출력 스위치를 통하여 배열되며, 상기 제2캐패시터는 제1스위칭 위상에서 제2신호 입력과 기준 전위에 결합되는 제3캐패시터 사이에 그것의 입출력 스위치를 통하여 배열되며, 제2스위칭 위상에서 기준 전위 양단에 단락되고, 상기 제3캐패시터는 스위치 가능한 방식으로 직렬 스위치를 통하여 상기 적분기에 결합되며, 상기 직렬 스위치는 제1스위칭 위상에서 개방되고, 제2스위칭 위상에서 스루우 연결을 실현하며, 상기 제1적분기는 제1신호 출력에 접속되며, 상기 캐패시터들은 상호 실제적으로 동일한 값을 갖는 것을 특징으로 하는 디메트릭싱 회로.
  2. 제1항에 있어서, 입력과 출력 스위치 사이에 합체되는 제4캐패시터가 제2신호 입력과 상기 제1스위칭 위상에서의 기준 전위 사이의, 기준 전위와 상기 제2스위칭 위상에서의 제2적분기 사이의 스위치를 통하여 배열되며, 상기 제2적분기는 제2신호 출력에 결합되는 것을 특징으로 하는 디메트릭싱 회로.
  3. 제2항에 있어서, 두 적분기의 각각이 출력으로 부터 음궤환 캐패시터를 통하여 반전 입력으로 음방향궤환하는 연산 증폭기를 가지며, 상기 음궤환 캐패시터는 제1클럭 위상에서 기준 전위 양단에 단락되며, 제2클럭 위상에서 음궤환 캐패시터와 병렬로 배열하는 또다른 캐패시터에 의해 스위치 가능한 방식으로 브릿지되는 것을 특징으로 하는 디메트릭싱 회로.
  4. 제3항에 있어서, 스위칭 주파수가 실제적으로 표준화된 TV 신호의 라인 주파수에 40배이며, 음궤환 캐패시터가 실제적으로 또다른 캐패시터의 값에 30배인 값을 가지며, 제4캐패시터가 실제적으로 제1캐패시터의 값과 동일한 값을 갖는 것을 특징으로 하는 디메트릭싱 회로.
  5. 두 TV 음향 신호중 적어도 하나를 처리하는데 적절한 제3항에 청구한 바와같은 디메트릭싱 회로에 있어서, 제1캐패시터가 상호 동일한 같의 제1 및 제2부캐패시터를 포함하며, 부캐패시터의 하나는 제1캐패시터의 입력과 출력 스위치 사이에 배열되며, 다른 부캐패시터는 두 스위칭 위상에서 적어도 하나의 또다른 스위치를 통하여 상기 하나의 부캐패시터 양단에 병렬로 배열 가능하며, 상기 또 다른 스위치는 상기 다른 부캐패시터를 일방적, 연속적으로 제1신호 입력에 인가된 오디오 신호 처리용 기준 전위에 접속시키며, 상기 제2캐패시터는 연속적으로 기준 전위 양단에 단락되는 것을 특징으로 하는 디메트릭싱 회로.
  6. 제5항에 있어서, 제1캐패시터와 부캐패시터 각각의 캐패시턴스가 실제적으로 상기 제4캐패시터의 캐패시턴스와 동일하며, 제1 및 제2적분기의 각각의 또다른 캐패시턴스에 두배인 것을 특징으로 하는 디메트릭싱 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3922867C2 (de) * 1989-07-12 1997-04-10 Philips Patentverwaltung Schaltungsanordnung zum Dematrizieren und Verteilen von Tonsignalen
US4932058A (en) * 1989-08-14 1990-06-05 Delco Electronics Corporation Pilot cancellation circuit
US4933974A (en) * 1989-08-14 1990-06-12 Delco Electronics Corporation Switched capacitor pilot phase and magnitude detector
TWI381173B (zh) * 2008-10-29 2013-01-01 Raydium Semiconductor Corp 電容量測電路及其電容量測方法
TWI433018B (zh) * 2010-10-25 2014-04-01 Raydium Semiconductor Corp 觸控面板的控制裝置
CN102455813B (zh) * 2010-11-01 2013-12-11 瑞鼎科技股份有限公司 触控面板的控制装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5822355Y2 (ja) * 1978-11-29 1983-05-13 ソニー株式会社 音声多重信号再生装置
NL8104156A (nl) * 1981-09-08 1983-04-05 Philips Nv Inrichting voor de ontvangst van tv-signalen met linker en rechter stereophone geluidssignalen.
JPS58136181A (ja) * 1982-02-05 1983-08-13 Sony Corp 受信装置
US4577226A (en) * 1982-11-30 1986-03-18 Rca Corporation Noise reduction for FM stereophonic systems and particularly useful in television audio systems
JPS6124380A (ja) * 1984-07-12 1986-02-03 Nec Corp テレビ音声多重信号検波用ｐｌｌ回路

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