KR930009470B1 - 양 방향성 핀치저항 - Google Patents

Abstract

내용 없음.

Description

양 방향성 핀치저항

제 1 도는 종래 핀치조항의 전압-전류 특성도.

제 2 도는 본 발명에 따른 양 방향성 핀치저항의 단면도.

제 3 도는 제 2 도 동작의 등가회로도.

제 4 도는 본 발명에 따른 양 방향성 핀치저항의 전압전류의 특성도.

* 도면의 주요부분에 대한 부호의 설명

1 : P^-형기판 2 : 베리드층

3 : n^-형영역 4 : P^-형 베이스영역

5 : n⁺형 에미터/콜렉터영역 6 : 실리콘산화막

71-73 : 접점 8 : 금속

본 발명은 집적회로소자 제조시 양 방향으로 사용할 수 있게한 양 방향성 핀치저항에 관한 것으로, 특히 바이폴러(Bipolar) 집적회로 설계시 극성에 관계없이 핀치저항을 양방향으로 모두 사용할 수 있게한 양 방향성 핀치저항에 관한 것이다.

종래 핀치저항의 경우에는 절연층(Isolation)내에 P^-형 베이스영역, n⁺형 에미터영역 및 n^-형 에피택셜(Epitaxial) 영역으로 구분 형성하고 P^-형 베이스영역 내의 접점(Contact)과 n⁺형 에미터영역내의 접점을 특정금속으로 공통 접속한 것으로 P^-형 베이스영역의 일측에 형성된 접점(CNT₁)과, 상기 n+형 에미터영역내의 접점과 공통접속된 P^-형 베이스영역의 타측접점(CNT₂)에 일정전압을 인가해주어 핀치저항 기능을 수행하는데, 핀치저항은 한쪽단자의 전압이 다른쪽 단자의 전압보다 항상 높아야 저항으로 작용한다.

즉, 접점(CNT₂)의 전압(V₂)를 접점(CNT₁)의 전압(V₁)보다 높게 인가하면(Vd=V₂-V₁₎핀치저항을 통한 전류는 제 1 도 전압-전류특성도에 도시된 바와같이 저항영역범위 동안에는 인가전압에 비례하여 증가하다가 인가전압이 포화영역에 도달하면 P^-형 베이스영역의 공핍영역의 인가전압(V_D)이 증가할 수록 커져서 P^-형 베이스영역내의 전류를 제한하기 때문에 전류가 더 이상 증가하지 않는 포화영역에 도달하게 된다.

그러므로, 이때 저항으로 사용하는 영역은 제 1 도의 저항영역으로 제한된다.

만일, 접점(CNT₂)의 전압(V₂)보다 접점(CNT₁)의 전압(V₁)을 높은(V_D=V₁-V₂)으로 인가하면 P^-형 베이스영역과 n⁺형 에미터 사이에 순방향 다이오드가 형성되므로 저항으로서의 기능을 상실하게 된다.

따라서, 핀치저항을 사용하기 위해서는 접점(CNT₂)의 전압(V₂)이 접점(CNT₁)의 전압보다 높아야 한다.

이와같이 종래의 핀치저항은 접점(CNT₂)의 전압(V₂)의 접점(CNT₁)의 전압(V_D)보다 항상 높아야 저항으로서의 작용을 하게 되므로 핀치저항의 사용범위가 제 1 도의 저항영역으로 제한되는 단점이 있었다.

본 발명은 이와같은 종래의 단점을 감안하여, P^-형 베이스영역내의 접점과 n⁺형 에미터 영역 내의 공통접점을 각기 이격하여 형성하고 저항으로 사용시 n⁺형 에미터영역 내의 접점을 플로팅(Floating)시켜 P^-형 베이스영역의 양측 접점을 전원인가단자로 사용하게 함으로써 핀치저항을 양 방향성으로 동일하게 사용할 수 있게 창안한 것으로 첨부한 제 2 도 및 제 3 도에 의해 이를 상세히 설명하면 다음과 같다. 첨부한 제 2 도는 본 발명에 따른 양 방향성 핀치저항의 단면도로서 이에 도시한 바와같이 P^-형기판(1)위에 베리드층(Buried Layer)(2)이 형성되고 그의 상부에 n^-형영역(3)이 형성되며, 상기 n^-형영역(3)내부에 P^-형 베이스영역(4)이 형성되고, 상기 P^-형 베이스영역(4) 내부에 n⁺형 에미터/콜렉터영역(5)이 형성되며, 그 n^-형 에미터/콜렉터영역(3) 표면에 접촉창이 형성된 실리콘산화막(6)이 형성되고 그 접촉창을 통해 상기 P^-형 베이스영역(4)의 양단 및 n⁺형 에미터/콜렉터영역(5)의 중간부위와 접촉되는 접점(71),(72) 및 접점(73)이 형성되고, 상기 각 접점(71),(72),(73)에는 금속(8)이 형성되어 구성되는 것으로, 이의 등가회로를 제 3 도에 도시하였다.

이와같이 구성한 본 발명 양 방향성 핀치저항에 제조방법을 상기한 제 2 도를 참조하여 설명하면, 먼저 P^-형기판(1)상에 베리드층(Buried Layer)(2)을 확산한 다음 그 위에 에피택셜(Epitaxial) 방법으로 n^-형영역(3)을 성장시킨다.

이후, 상기 n^-형영역(3) 내부로 저농도의 P형 불순물(P^-)을 확산시켜 P^-형 베이스영역(4)을 형성한 후 그 P^-형 베이스영역(4)내부로 고농도의 n형불순물(n⁺)을 확산하여 n⁺형 에미터/콜렉터영역(5)을 형성한다.

이와같이 형성된 기판전면에 실리콘산화막(6)을 도포한 후 상기 P^-형 베이스영역(4) 양단 및 n⁺형 에미터/콜렉터영역(5) 중앙의 실리콘산화막(6)을 식각하여 접촉창을 형성한 다음, 그 접촉창에 접점(71)(72) 및 (73)을 형성한다.

다음에 상기 접점(71)(72)(73)에 금속(8)을 형성하여 일방향성 핀치저항을 제조하게 된다.

이와같이 제조되는 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.

본 발명을 저항으로 사용할때에는 접점(73)은 플로팅(Floating)시키고, 접점(71)(72)를 전압인가단자로 사용하는데, 먼저 접점(71)의 전압(V₇₁)보다 접점(72)의 전압(V₇₂)은 높게 인가했을때 이 양 전압(V₇₂)(V₇₁)의 차(V_D=V₇₂-V₇₁)가 다이오드(D₂)의 임계전압(V_TH)보다 낮을때에는 양단자(71),(72)간의 저항은 R₁+R₂이고, 차전압(V_D)이 다이오드(D₂)의 임계전압(V_TH)보다 높을 때에는 양 단자(71),(72)간의 저항은 R₁으로 되어 본 발명에 따른 전압-전류특성은 제 4 도의 P부분이 된다.

한편 상기와는 반대로 접점(71)의 전압(V₇₁)을 접점(72)의 전압(V₇₂)보다 높게 인가했을 경우에, 이 양 전압(V₇₁)(V₇₂)의 차전압(V_D=V₇₁-V₇₂)이 다이오드(D₁)의 임계전압(V_TH)보다 낮을 때에는 양단자(71),(72)간의 저항은 R₁+R₂이고, 차전압(V_D)이 다이오드(D₁)의 임계전압(V_TH)보다 높을때에는 양 단자(71),(72)간의 저항은 R₂로 되어 본 발명에 따른 전압-전류특성은 제 4 도의 N부분과 같이 형성된다.

이상에서 상세히 설명한 바와같이 본 발명은 P^-형 베이스영역(4)의 양단에 접점(71),(72)을 형성하고 n⁺에미터/콜렉터영역(5)의 접점(73)을 플로팅시켜 상기 접점(71),(72)에 전원을 인가해줌으로써 바이폴러 집적회로 설계시 핀치저항을 극성에 관계없이 양방향성으로 사용할 수 있게하는 효과가 있게된다.

Claims (1)

1. P^-형 기판(1)위에 베리드층(Buried Layer)(2)이 형성되고, 상기 베리드층(2)위에 n^-형영역(3) 형성되며, 상기 n^-형영역(3) 내부에 P^-형 베이스영역(4)이 형성되고, 그 P^-형 베이스영역(4) 내부에 n⁺형 에미터/콜렉터영역(5)이 형성되고, 상기 n^-형영역(3) 표면에 접촉창이 형성된 실리콘산화막(6)이 형성되고, 상기 접촉창을 통해 상기 P^-형 베이스영역(4)과 n⁺형 에미터/콜렉터영역(5)에 접점(71)(72)과 접점(73)이 형성되고, 상기 접점(71)(72)(73)에 전극(8)이 각기 형성되어 구성되는 것을 특징으로 하는 양 방향성 핀치저항.

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