KR930006696Y1 - 형상검출회로의 아날로그신호 비교회로 - Google Patents

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Abstract

내용 없음.

Description

형상검출회로의 아날로그신호 비교회로
제1a도, 제1b도는 종래 형성검출회로의 아날로그신호 비교회로도.
제2도는 제1도에 도시한 회로의 입출력 신호파형도.
제3도는 본 고안 형성검출회로의 아날로그신호 비교회로의 블록구성도.
제4도는 제3도에 도시한 회로의 각부 신호타이밍도.
제5도는 본 고안에 따른 제3멀티플렉서(28)의 입출력신호 진리표이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 연산증폭기 2 : IC형 비교기
3 : 원도우검출부 4, 5 : 제3, 4 IC형 비교기
6 : 반전연산증폭기 7∼9 : 제1∼3지연회로
10, 12 : 제1,2반전반파정류기 11, 13 : 제1,2 비반전반파정류기
14, 15, 28 : 제1∼3멀티플렉서 16∼19 : 제1∼4 적분기
20∼23 : 제1∼4래치회로 24, 25 : 제1,2 IC 형 비교기
26 : 클럭신호발생부 27 : 2분주회로
본 고안은 아날로그신호 비교회로에 관한 것으로서, 특히 라니어 전하결합소자 (Linear Charge-Coupled Device)의 아날로그(Analog)출력값을 기준전압과 비교하여 형상을 인식할 때 기준전압과 거의 비슷한 아날로그(Analog)출력값을 가지는 에지부근에서도 정확하게 동작하여 기준전압에 대한 상대적인 크기를 디지털(Digital)값으로 출력해주는 형상검출회로의 아날로그신호 비교회로에 관한 것이다.
일반적으로 종래 형상검출회로의 아날로그신호 비교방법으로는 제1a도에 도시한 연산증폭기(1)를 이용하는 방법과 제1b도에 도시한 IC형 비교기(2)를 이용하는 방법이 있는데 연산증폭기(1)를 사용하는 방법에서는 입력신호(IN)가 기준전압(Vr)보다 클 경우에 출력신호 (OUT)는 제2도에 도시한 바와같이 제너다이오드(ZD2)의 전압값인 +V22가 되고, 입력신호(IN)가 기준전압(Vr)보다 작을 경우에는 출력신호(OUT)가 제너다이오드(ZD1)의 전압값인 -V21으로 되며 IC형 비교기(2)를 사용하는 방법은 통상적으로 TTL(Transistor-Transistor Logic) 소자나 CMOS(Complementary Metal-Oxide-Semiconducgtor)소자등을 이용하여 입력신호 (IN)가 기준전압(Vr)보다 클 경우에는 출력전압이 그 소자의 하이레벨 "H"전압값을 가지고, 입력신호(IN)가 기준전압(Vr)보다 작을 경우에는 로우레벨 "L"을 갖고 있다. 그러나 이러한 종래 아날로그신호 비교회로(제1a도, 제1b도는 제2도에서 보는 바와같이 비교하고자 하는 아날로그신호인 입력신호(IN)가 펄스(Pulse)신호로서 완전한 구형파(square wave)가 아니면, 원하는 입력펄스 전체에 대한 출력신호(OUT)를 얻을 수 없다고 하는 결점이 있었다.
본 고안은 상기한 종래 아날로그신호 비교회로가 갖는 결점을 제거하고자 제안된 것으로, 펄스형의 아날로그 입력신호가 완전한 구형파가 아니고 기준전압 근처에 리플(Ripple)등이 존재하더라도 기준전압과 비교하여 펄스형의 입력신호 전체에 대응하는 정확한 디지털신호의 비교출력신호를 얻을 수 있는 형상 검출회로의 아날로그신호 비교회로를 제공함에 그 목적이 있다.
이하 본 고안의 구성 및 작용, 효과를 첨부도면을 참조하여 상세하게 설명한다.
상기한 목적을 달성하기 위한 본 고안 형상검출회로의 아날로그 신호 비교회로는 리니어 전하 결합소자의 아날로그 출력신호를 비교회로의 입력신호 (in)로 사용할 때 기준전압(Vr)아래위에 일정한 전압폭을 가진 윈도우(Window)내에 입력신호 (IN)가 존재하는지를 검출하여 원도우 밖에 존재하는 입력신호(IN)에 대해서는 종래 비교회로와 같이 바로 출력신호 (OUT)를 출력해주는 원도우검출부(3)와, 상기 입력신호(IN)가 윈도우내에 존재할 때 입력신호 (IN)MF 기준전압(Vr)과 비교한후 증폭하는 반전연산증폭기(6), 리니어 전하 결합소자의 출력신호인 상기 입력신호(IN)을 홀수신호와 짝수신호를 구분할 때 상기 반전 연산증폭기(6)의 홀수신호에 대응한 음의 출력값을 정류하는 제1반전반파정류기(10), 상기 반전연산증폭기(6)의 홀수신호에 대응한 양의 출력 값을 정류하는 제1비반전반파 정류기(11), 상기 반전연산증폭기(6)의 짝수신호에 대응한 음의 출력값을 정류하는 제2반전반파정류기(12), 상기 반전연산증폭기(6)의 짝수신호에 대응한 양의 출력값을 정류하는 제2비반전반파정류기(13), 상기 홀수신호에 대한 제1반전반파정류기(10) 및 제1비반전파정류기(11)의 출력값을 선택하는 제1멀티플렉서(14), 상기 짝수신호에 대한 제2반전반파정류기(12) 및 제2비반전반파정류기(13)의 출력값을 선택하는 제2멀티플렉서(15), 상기 제1멀티플렉서 (14)에 의해 선택된 홀수신호의 양의 출력값을 적분하는 제1적분기(16) 및 음의 출력값을 적분하는 제2적분하는 (17), 상기 제2멀티플렉서(15)에 의해 선택된 짝수신호의 양의 출력값을 적분하는 제3적분기(18) 및 음의 출력값을 적분하는 제4적분기(19), 상기 홀수신호에 대한 제1,2적분기(16,17)의 출력값을 각각 저장하는 제1,2래치회로 (20, 21), 상기 짝수신호에 대한 제3,4적분기(18, 19)의 출력값을 각각 저장하는 제3,4래치회로(22,23), 상기 홀수신호에 대한 제1,2래치회로(20,21)의 출력값을 비교하는 제1 IC형 비교기(24), 상기 짝수신호에 대한 제3,4래치회로(22,23)의 출력값을 비교하는 제21 IC형 비교기(25), 상기 원도우검출부(3)와 제3,4 IC형비교기(4,5)의 출력타이밍(Tirning)을 제1,2 IC 형 비교기(24,25)의 출력타이밍과 일치시켜주는 제1∼3지연회로(7~9), 상기 아날로그입력신호 (IN)가 원도우검출부(3)의 원도우를 벗어났을때의 출력인 제3,4 IC형 비고기(4,5)의 출력 혹은 원도우내에 존재할때의 출력인 제1,2 IC형 비교기(24, 25)의 출력중에서 원하는 출력신호를 선택하는 제3멀티플렉서(28), 기준클럭신호를 발생하는 클럭신호발생부(26) 및 발생된 클럭신호의 주파수를 반으로 줄여주는 2분주회로(27)로 구성된다.
제3도는 본 고안 형상검출회로의 아날로그신호 비교회로의 블록구성도, 제4도는 제3도에 표기한 회로의 각부신호파형도로서, 리니어 전하결합소자의 아날로그출력인 입력신호(IN)가 예컨대 2048화소 (pixel)를 갖는 1MHZ라 가정하면 이는 제4도에 도시한 1MHZ클럭신호(CL)의 전반부에 존재한다. 먼저 제4도에 도시한 바와 같이 비교를 위한 기준전압 (Vr)의 아래위에 일정전압폭을 가진 원도우를 설정하여 입력신호(IN)가 원도우내에 존재하는지를 판정하기 위해 원도우검출부(30를 통과시킨 후 입력신호(IN)가 윈도우를 벗어나 원도우검출부(3)의 출력이 로우레벨 "L"이면서 제3,4 IC형 비교기(4,5)의 출력이 동시에 하이레벨 "H"이면 입력신호 (IN)가 기준전압(Vr)보다 충분히 큰 것을 나타내고, 상기 원도우검출부(3)의 출력이 로우레벨 "L"이면서 제3,4 IC형 비교기(4,5)의 출력이 동시에 로우레벨 "L"이면 입력신호 (IN)가 기준전압(Vr)보다 충분히 작은 것을 나타내게 되므로 이 경우 입력신호 (IN)는 본고안 회로를 거치지 않고 출력선택을 위한 제3멀티플렉서(28)에 제3,4 IC형 비교기(4,5)와 제2,3지연회로(8,9)를 통해 곧바로 인가된다.
반면에 입력신호(IN)가 원도우 검출부(3)의 원도우내에 존재하여 원도우검출부(3)의 출력값을 하이레벨 "H"이면 반전연산증폭기(6)로 인가된 입력신호 (IN)는 기준전압(Vr)과 비교되는바, 입력신호 (IN)가 기준전압(Vr)보다 큰 부분은 증폭된 음의신호로 출력되고, 입력신호 (IN)가 기준전압(Vr)보다 작은 부분은 증폭된 양의 신호로 출력된다. 만약 이 입력신호(IN)가 리니어 전하결합소자의 순차적인 아날로그 출력에서 홀수번째에 해당하는 신호이면, 상기 반전연산증폭기(6)에서 출력되는 음의 신호는 제1반전파정류기(10)에 의해 정류되고, 야의 신호는 제1비반전증폭기(11)에 의해 정류된다.
이렇게 하여 반전연산증폭기(6)의 음의 신호가 정류된 제1반전반파정류기(10)의 출력과 양의 신호가 정류된 제1비반전반파정류기(11)은 추력은 제4도의 신호(CL2)가 로우레벨 "L"인 동안 제1멀티플렉서(14)에 의해 선택되어진 후 제1적분기 (16)와, 제2적분기(17)에서 입력펄스신호가 존재하는 동안 적분되며, 적분된 제1,2적분기(16,17)의 출력값은 입력펄스신호가 끝나는 클럭신호발생부(26)에서 발생된 클럭신호(CL)의 라이징에지(Rising Edge)에 동기되어 클럭신호(cl) 후반부 동안 각각의 적분값이 제1,2래치회로(20,21)에 레치되면서 제11IC형 비교기 (24)에 인가된다.
이와 같이 상기 제1IC형 비교기(24)로 입력된 제1,2래치회로(20,21)의 출력값은 제1IC형 비교기(24)에서 서로 비교되어 출력신호 (01)로서 출력되는바, 출력신호(01)가 하이레벨"H"이면 입력신호(IN)인 리니어 전하결합소자의 홀수번째 아날로그출력신호가 주어진 기준전압(Vr)보다 큰 것을 나타내고, 제1IC형 비교기(24)의 출력신호(01)가 로우레벨 "L"이면, 리니어 전하결합소자의 홀수번째 아날로그 출력신호가 주어진 기준전압 (Vr)보다 작은 것을 나타낸다.
한편, 상기 입력신호(IN)로 사용되는 리니어 전하결합소자의 순차적인 아날로그출력이 짝수번째이면서 동시에 원도우검출부(3)의 출력이 하이레벨 "H"인 입력신호일때는 입력신호(IN)를 기준전압(Vr)과 비교하여 크거나 작은 부분의 신호를 증폭하기 위한 발전연산증폭기(6)와, 이 반전연산증폭기(6)의 음양의 출력신호를 각각 정류하는 제2반전반파정류기(12) 및 제2비반전반파정류기(13), 이 제2반전 및 비반전반파정류기(12,13)의 출력을 제4도에 도시한 신호(치21)의 로우레벨 "L"동안 선택하는 제2멀티플렉서(15), 이 제2멀티플렉서(15)에 의해 선택된 신호를 입력펄스가 존재하는 동안 적분하는 제3,4적분기(18,19), 이 제3,4적분기 (18,19)의 출력값을 클럭신호발생부(26)에서 발생된 클럭신호 (CL)의 라이닝에지에 동기시켜 저장하는 제3,4래치회로(22,23) 상기 제3,4래치회로(22,23)의 출력값을 서로 비교하는 제1 IC형 비교기(25)의 순으로 입력신호(IN)는 상기한 홀수번째의 신호일때와 동일한 처리과정을 거치게 된다.
따라서 상기 제1 IC형 비교기(25)의 출력신호(02)가 하이레벨 "H", 이면 입력신호 (IN)인 리니어 전하결합소자의 짝수번째 아날로그 출력신호가 주어진 기준전압(Vr)보다 큰 것을 나타내고, 제1IC 형 비교기(25)의 출력신호(02)가 로우레벨 "L"이면, 리니어 전하결합소자의 짝수번째 아날로그출력신호가 주어진 기준전압(Vr)보다 작음을 나타낸다.
이때 상기 홀수번째신호와 짝수번째신호의 구별은 제4도에 도시한 신호(CL2, CL21)를 각각 이용하며 신호(CL2)가 로우레벨 "L"이면 홀수번째의 신호가 처리되면서 동시에 신호 (CL21)의 하이레벨 "H"에 의해 짝수번째 신호에 대한 제3,4적분기(18,19)가 리셋트(Reset)되어 다음의 짝수신호를 처리하기 위한 준비를 하고, 신호(CL21)가 로우레벨 "L"이면, 짝수번째 신호가 처리되면서 홀수번째 신호에 대한 제1,2적분기(16,17)가 리셋트된다.
그리고 상기 기준전압(Vr)에 대해 클럭신호 (CL)의 전반부에 존재하는 아날로그입력신호(IN)에 대한 비교출력(OUT)은 제5도에 나타낸 진리표에 의거하여 제3멀티플렉서(28)에서 제1∼4 IC형 비교기 (24,25, 4,5)의 출력중에서 선택되어져 제4도에서 보는바와 같이 클럭신호(CL)의 후반부 동안 출력되게 된다.
상기한 바와같이 작용하는 본 고안 형성검출회로의 아날로그신호 비교회로는 아날로그 입력신호의 필스파형이 기준전압부군에서 리플등이 존재하여 완전한 구형파가 아니더라도 입력펄스신호에 대한 정확한 비교출력값을 얻을 수 있는 장점이 있다.

Claims (1)

  1. 리니어 전하 결합소자의 아날로그 출력신호를 비교회로의 입력신호 (IN)로 사용할 때 기준전압(Vr) 아래위에 일정한 전압폭을 가진 원도우(Window)내에 입력신호(IN)가 존재하는지를 검출하는 원도우검출부(3)와, 상기 입력신호(IN)가 원도우내에 존재할 때 입력신호(IN)를 기준전압(Vr)과 비교한후 증폭하는 반전연산증폭기 (6), 리니어 전하결합소자의 출력신호인 상기 입력신호(in)를 홀수신호와 짝수신호를 구분할 때 상기 반전연산증폭기(6)의 홀수신호에 대응한 양의 출력값을 정류하는 제1반전반파정류기(10), 상기 반전연산증폭기(6)의 홀수신호에 대응한 양의 출력값을 정류하는 제1비반전반파정류기(11), 상기 반전연산증폭기(6)의 짝수신호에 대응한 음의 출력값을 정류하는 제2반전반파정류기(12), 상기 반전연산증폭기(6)의 짝수신호에 대응한 야의 출력값을 정류하는 제2비반전반파정류기(13), 상기 홀수신호에 대한 제1반전반파정류기(10 및 제1비반전반파정류기(11)의 출력값을 선택하는 제1멀티플렉서(14), 상기 짝수신호에 대한 제2반전반파정류기(12) 및 제2비반전반파정류기(13)의 출력값을 선택하는 제2멀티플렉서(15), 상기 제1멀티플렉서(14)에 의해 선택된 홀수 신호의 양의 출력값을 적분하는 제1적분기(16) 및 음의 출력값을 적분하는 제2적분기(17), 상기 제2멀티플렉서(15)에 의해 선택된 짝수신호의 양의 출력값을 적분하는 제3적분기(18) 및 음의 출력값을 적분하는 제4적분기(19), 상기 홀수신호에 대한 제1,2 적분기 (16,17)의 출력값을 각각 저장하는 제1,2래치회로(2021) 상기 짝수신호에 대한 제3,4적분기 (18,19)의 출력값을 각각 저장하는 제3,4래치회로 (22,23) 상기 홀수신호에 대한 제1, 2래치회로(20,21)의 출력값을 비교하는 제 IC 형 비교기(24), 상기 짝수신호에 대한 제3,4래치회로(22,23)의 출력값을 비교하여 제1IC 형 비교기(25), 상기 원도우검출부(3)와 제3,4 IC형 비교기(4,5)의 출력타이밍 (Timing)을 제1,2IC형비교기(24,25)의 출력타이밍과 일치시켜주는 제1∼)3 지연회로(7∼9), 상기 아날로그입력신호 (IN)가 원도우검출부(3)의 원도우를 벗어났을때의 출력인 제3,4 IC 형 비교기(4,5)의 출력 혹은 제1,2 IC형 비교기(24,25)의 출력중에서 원하는 출력신호를 선택하는 제3멀티플렉서(28), 기준클럭신호를 발생하는 클럭신호 발생부 (26) 및 발생된 클럭신호의 주파수를 반으로 즐여주는 2분주회로(27)로 구성되어 펄스형의 입력신호 전체에 대응하는 정확한 다지탈신호의 비교 출력신호를 얻을 수
    있음을 특징으로 하는 형상검출회로의 아날로그신호 비교회로.
KR2019910025065U 1991-12-30 1991-12-30 형상검출회로의 아날로그신호 비교회로 KR930006696Y1 (ko)

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