KR900007978Y1 - 수직동기 신호 검출회로 - Google Patents

수직동기 신호 검출회로 Download PDF

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    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
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Abstract

내용 없음.

Description

수직동기 신호 검출회로
제 1 도는 본 고안의 회로도.
제 2 도는 본 고안의 간부 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 논리곱 회로 1 : 입력단자
2 : 출력단자 R1-R5: 저항
C1-C3: 콘덴서 IC1-IC3: 단안정 멀티바이브레이터
D1-D2: 다이오드 Vcc : 전원
본 고안은 외부 수직동기 신호를 검출하여 내부 수직동기 신호와 일치시키기 위한 수직 리세트 펄스를 출력시키도록 하는 수직 동기 신호 검출회로에 관한 것이다.
일반적으로 다수의 비데오 장비를 운용 편집하는 경우에는 각각의 비데오 장비의 동기 신호가 일치하지 않게되어 비데오 신호의 절환 순간 동기의 무너짐을 피할수 없으므로 기준이 되는 동기 신호에 각 비데오 장비의 내부 동기 신호를 동조시켜 동기신호를 일치시키도록 하는 외부 동기 회로가 필요하였다.
이러한 외부 동기 회로는 높은 안정도와 정확성이 요구되는데 종래에는 혼합동기 신호중 수직동기 신호의 앞뒤에 삽입된 등화펄스를 아나로그적인 적분회로를 통하여 적분함으로서 수직동기 신호를 검출하도록 하였으나 아나로그적인 적분회로를 사용하므로써 수직동기 신호의 시작점이 정확하게 검출되지 못하여 회로의 안정성이 떨어지게 되는 단점이 있었다.
본 고안은 상기와 같은 점을 감안하여 기준이 되는 외부 수직 동기 신호의 최초 등화 펄스에서 수직 리세트 펄스를 발생시킨후 수직 리세트 펄스로 내부 동기회로를 리세트시켜 각 비데오 장비의 수직동기 신호를 정확히 일치시키도록한 것으로써 수직 동기 신호의 펄스폭과 등화 펄스의 펄스폭이 다름을 이요하여 디지털 방식으로 검출하는 것이다.
즉 본 고안은 외부 수직 동기 신호의 하강시 수직 동기 신호의 펄스폭 보다는 작고 등화 펄스의 폭 보다는 큰 펄스폭의 펄스를 출력시키는 단안정 멀티바이브레이터와, 상기 단안정 멀티바이브레이터의 출력을 외부 수직 동기 신호와 논리곱시켜 등화 펄스 구간을 검출하는 논리곱회로와, 상기 논리곱회로의 펄스 검출 신호중의 최초의 등화 펄스를 검출하는 단안정 멀티바이브레이터와, 상기 단안정 멀티 바이브레이터의 출력에 의하여 최초의 등화펄스에서 수직리세트 펄스를 출력시키는 단안정 멀티 바이브레이터로 구성된다.
이를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.
기준이 되는 외부 수직 동기 신호는 단안정 멀티바이브레이터(IC1)의 부입력단자(-)에 인가되어 외부 수직동기 신호의 하강시 저항(R1)과 콘덴서(C1)에 의한 시정수의 폭을 갖는 펄스를 출력시키게 구성하되 저항(R1)과 콘덴서(C1)의 시정수는 출력되는 펄스의 펄스폭(3㎲)이 등화 펄스의 펄스폭(2·3㎲)보다는 크고 수직 동기 신호의 펄스폭(4·7㎲)보다는 작도록 구성한다.
그리고 단안정 멀티 바이브레이터(IC1)의 출력 펄스는 외부 수직 동기 신호와 저항(R3)이 연결된 다이오드(D1)(D2)에 인가되어 논리곱되어 등화 펄스 검출신호를 출력시키게 논리곱회로(10)를 구성하고 상기 논리곱회로(10)의 등화펄스 검출신호는 단안정멀티 바이브레이터(IC2)의 정입력단자(+)에 인가시키되 저항(R4)과 콘덴서(C2)의 시정수를 수직 동기 주기보다 크게 설정해 주면 단안정 멀티바이브레이터(IC2)의 출력단자(Q)로 최초의 등화펄스 입력시 로우레벨이 출력되게 구성된다.
또한 단안정 멀티바이브레이터(IC2)의 출력을 단안정 멀티 바이브레이터(IC3)의 부입력단자(-)에 인가시켜 콘덴서(C3)와 저항(R5)의 시정수로 결정된 수직 리세트 펄스가 출력되게 구성된 것이다.
이때 제 2 도에 도시된 파형은 제 1 도의 본 고안 회로도의 각부에서 발생되는 파혀도를 도시한 것이다. 이와 같이 구성된 본 고안의 작용효과를 제 2 도의 파형도를 참고로 설명하면 다음과 같다.
먼저 입력단자(1)로 제 2 도의 (a)에서와 같은 외부 수직 동기 신호가 인가되어 단안정 멀티바이브레이터(IC1)의 부입력단자(-)에 입력되면 단안정 멀티바이브레이터(IC1)에서는 외부 동기 신호의 하강시 저항(R2)과 콘덴서(C1)의 시정수로 결정된 펄스폭을 갖는 제 2 도의 (B)에서와 펄스를 출력시키게 된다.
이때 동화펄스의 펄스폭은 2·3㎲이고 수직 동기신호의 펄스폭은 4.7㎲이므로 단안정 멀티바이브레이터(IC1)에서는 저항(R2)과 콘덴서(C1)의 시정수를 조정하여 상기된 등화펄스의 펄스폭 보다는 크고 수직동기 신호의 펄스폭 보다는 작은 펄스폭(3㎲)의 펄스를 출력시키게 된다.
즉, 단안정 멀티바이브레이터(IC1)에서는 저항(R2)과 콘덴서(C1)의 시정수를 조정하여 수직동기 신호의 하강시 등화펄스의 펄스폭 보다는 크고 수직 동기 신호의 펄스폭 보다는 작은 펄스폭을 갖는 펄스를 출력단자(Q)로 출력시키게 되는 것이다.
그리고 단안정 멀티바이브레이터(IC1)의 출력단자(Q)에서 출력된 제 2 도의(B)와 같은 펄스는 다이오드(D1)의 캐소드에 인가시키고 다이오드(D2)의 캐소드에는 제 2 도의(A)에서와 같은 외부 수직동기 신호를 인가시키되 상기 다이오드(D1)(D2)의 애노드 측에는 저항(R3)을 통하여 전원(Vcc)을 인가시키게 되면 다이오드(D1)(D2)의 애노드측으로는 제 2 도의(a)와 (b) 파형을 논리곱시킨 제 2 도의 (c)에서와 같은 펄스를 출력시키게 된다.
즉, 논리곱회로(10)에서는 외부 수직 동기 신호(제 2 도의 (a))와 단안정 멀티 바이브레이터(IC1)의 출력(제 2 도의(b))를 논리곱시켜 제 2 도의 (c)에서와 같은 펄스를 출력시킴으로써 등화 펄스 구간의 검출이 가능하게 된다.
그리고 논리곱회로(10)의 출력은 단안정 멀티바이브레이터(IC2)의 정입력단자(+)에 인가시키되 저항(R4)과 콘덴서(C2)의 시정수를 수직 동기주기 보다 크게 설정시키게 되면 단안정 멀티바이브레이터(IC2)의 출력단자에서는 제 2 도의(d)에서와 같이 최초 등화 펄스가 인가되는 순간에 로우레벨로 출력되게된다.
단안정 멀티 바이브레이터(IC2)의 출력단자에서 출력되는 제 2 도의(d)에서와 같은 펄스는 단안정 멀티 바이브레이터(IC3)의 부입력단자(-)에 인가되어 저항(R5)과 콘덴서(C3)에 의해 결정된 시정수 폭을 갖는 제 2 도의(e)에서와 같은 수직 리세트 펄스를 출력시키게 된다.
즉, 단안정 멀티 바이브레이터(IC3)의 출력단자(Q)에서는 최초의 등화 펄스에서 제 2 도의(e)에서와 같은 수직 리세트 펄스를 출력시키게 되는 것이다.
이같은 수직 리세트 펄스를 출력단자(2)를 통하여 내부 동기 회로를 리세트시켜 초기화시킴으로써 기준 수직동기 신호와 동기가 일치하는 수직동기 신호를 얻을 수 있게 된다.
이상에서와 같이 본 고안은 기준이 되는 수직 동기 신호에 내부 수직 동기 신호를 동기시켜 사용할수 있으므로 절환시 동기가 무너짐을 없앨수 있으며 또한 수직 동기 검출을 디지털 방식으로 처리하므로써 수직 동기신호의 시작점을 정확히 검출하여 회로의 안정성을 높여주는 효과가 있는 것이다.

Claims (1)

  1. 외부 수직 동기 신호의 하강시 저항(R2)과 콘덴서(C1)의 시정수로 정해진 등화 펄스의 폭보다 크고 수직동기 신호의 펄스폭 보다 작은 펄스폭의 펄스를 출력시키는 단안정 멀티바이브레이터(IC1)와, 상기 단안정 멀티 바이브레이터(IC1)의 출력 펄스와 외부 수직 동기 신호를 다이오드(D1)(D2)로 논리곱시켜 등화 펄스 구간을 검출하는 논리곱회로(10)와, 상기 논리곱회로(10)의 출력을 받아 수직동기 구간보다 크게 설정된 저항(R4)과 콘덴서(C2)의 시정수에 의하여 최초의 등화펄스를 검출하는 단안정 멀티 바이브레이터(IC2)와, 상기 단안정 멀티바이브레이터(IC2)의 출력을 받아 저항(R5)과 콘덴서(C3)의 시정수에 의하여 최초의 등화 펄스에서 수직리세트 펄스를 출력시키는 단안정 멀티 바이브레이터(IC3)로 구성된 수직동기 신호 검출회로.
KR2019870014459U 1987-08-27 1987-08-27 수직동기 신호 검출회로 KR900007978Y1 (ko)

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