KR930006571A - n-bit correlation execution circuit - Google Patents

n-bit correlation execution circuit Download PDF

Info

Publication number
KR930006571A
KR930006571A KR1019910016689A KR910016689A KR930006571A KR 930006571 A KR930006571 A KR 930006571A KR 1019910016689 A KR1019910016689 A KR 1019910016689A KR 910016689 A KR910016689 A KR 910016689A KR 930006571 A KR930006571 A KR 930006571A
Authority
KR
South Korea
Prior art keywords
data
correlation
bit
output
parallel
Prior art date
Application number
KR1019910016689A
Other languages
Korean (ko)
Inventor
이흥모
Original Assignee
정용문
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정용문, 삼성전자 주식회사 filed Critical 정용문
Priority to KR1019910016689A priority Critical patent/KR930006571A/en
Publication of KR930006571A publication Critical patent/KR930006571A/en

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

64비트 상관관계방식에 있어서, 직렬 데이타를 64비트 병렬데이타로 변환하고 상기 상관관계의 기준이 되는 기준 패턴 데이타를 래치한다. 상기 각 출력 데이타를 상호 배타적으로 합하고 상기 병렬 출력데이타를 기준신호에 동기에 맞춰 직렬로 변환한다. 상기 변환된 직렬데이타를 카운트하여 상관관계값으로 출력하고 상기 래치된카운팅 값과 입력 드레쉬홀드값을 비교하여 동기 일치 여부 판단 신호로 발생하도록 되어 있다.In the 64-bit correlation method, serial data is converted into 64-bit parallel data and the reference pattern data which is the reference of the correlation is latched. Each of the output data is mutually exclusive, and the parallel output data is serially converted in synchronization with the reference signal. The converted serial data is counted and output as a correlation value, and the latched counting value and the input threshold value are compared to generate a synchronization agreement signal.

Description

n 비트 상관관계 수행회로n-bit correlation execution circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명에 따른 블럭도,2 is a block diagram according to the present invention,

제3도는 제2도의 구체 회로도,3 is a detailed circuit diagram of FIG.

제4도는 제1도의 동작파형도.4 is an operating waveform diagram of FIG.

Claims (2)

64비트 상관관계회로에 있어서, 직렬로 입력되는 데이타를 64비트의 병렬 데이타로 변환하는 직/병렬 변환기(101)와, 상관관계시 상관관계의 기준이 되는 기준 코드 패턴을 래치하는 64비트 기준 레지스터(110)와, 상기64비트의 병렬 데이타와 상기 직/병렬 변환기 (101)의 출력을 배타적으로 부논리합하는 익스클루 시브 노아게이트(102)와, 제어 신호를 디코딩하여 상기64비트 기준 레지스터(110)를 제어하는 디코더(109)와, 상기 익스클루시브 노아게이트(102)의 출력을 직렬로 변환하는 병/직렬 변환기(103)와, 상기 병/직렬 변환기(103)의 출력을 카운팅하는 카운터부(105)와, 상기 병/직렬 변환기(103)의 병렬 로딩과 상기 카운터(105)의 제어신호를 발생하는 병렬 로드 신호 발생기(104)와, 상기 데이타 버스의 CPU의 데이타를 받아 드레쉬 홀드 값을 발생하는 드레쉬홀드 레지스터(107)와, 상기 카운터부(103)와 상기 드레쉬 홀드 레지스터(107)의 출력을 비교하여 동기일치여부판단 신호를 펄스로 발생하는 8비트 비교기(08)와, 상기 카운터부(105)의 출력을 받아 상관관계값을 발생하는 상관관계값 출력회로(106)로 구성됨을 특징으로 하는 64비트 상관관계회로.In a 64-bit correlation circuit, a serial / parallel converter 101 for converting serially input data into 64-bit parallel data and a 64-bit reference register for latching a reference code pattern as a reference for correlation in correlation. (110), an exclusive no-gate (102) that exclusively negatively combines the 64-bit parallel data and the output of the serial / parallel converter (101), and a control signal to decode the 64-bit reference register (110). Decoder 109 for controlling the control unit, a bottle / serial converter 103 for serially converting the output of the exclusive Noah gate 102, and a counter unit for counting the output of the bottle / serial converter 103. 105, a parallel load signal generator 104 for parallel loading of the bottle / serial converter 103 and a control signal of the counter 105, and a threshold value for receiving data from the CPU of the data bus; Threshold to raise An 8-bit comparator 08 for generating a synchronous match determination signal as a pulse by comparing the output of the register 107 with the counter 103 and the threshold hold register 107, and the counter 105 And a correlation value output circuit (106) for generating a correlation value upon receipt of an output of a 64-bit correlation circuit. 64비트 상관관계 수행방식에 있어서, 직렬 데이타를 64비트 병렬데이타로 변환하는 제1과정과, 상관관계의 기준이 되는 기준 패턴 데이타를 래치하는 제2과정과, 상기 제1,2과정의 각 출력 데이타를 상호 배타적으로 합하는 제3과정과, 상기 제3과정의 병렬 출력데이타를 기준신호에 동기에 맞춰 직렬로 변환하는 제4과정과, 상기 제4과정의 직렬데이타를 카운트하여 상관관계값으로 출력하는 제5과정과, 상기 제1과정의 카운팅 값과 입력 드레쉬홀드값을 비교하여 동기 일치 여부 판단 신호로 발생하는 제6과정으로 이루어짐을 특징으로 하는 64비트 상관관계 수행방식.In the 64-bit correlation performance method, a first process of converting serial data into 64-bit parallel data, a second process of latching reference pattern data as a reference of correlation, and each output of the first and second processes A third process of mutually exclusively adding data, a fourth process of serially converting parallel output data of the third process in synchronization with a reference signal, and counting serial data of the fourth process and outputting the correlation data as a correlation value And a sixth process of comparing the counting value and the input threshold value of the first process to generate a synchronization agreement signal. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019910016689A 1991-09-25 1991-09-25 n-bit correlation execution circuit KR930006571A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910016689A KR930006571A (en) 1991-09-25 1991-09-25 n-bit correlation execution circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910016689A KR930006571A (en) 1991-09-25 1991-09-25 n-bit correlation execution circuit

Publications (1)

Publication Number Publication Date
KR930006571A true KR930006571A (en) 1993-04-21

Family

ID=67433720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910016689A KR930006571A (en) 1991-09-25 1991-09-25 n-bit correlation execution circuit

Country Status (1)

Country Link
KR (1) KR930006571A (en)

Similar Documents

Publication Publication Date Title
KR970016931A (en) High speed error or equivalent comparator circuit
KR970029097A (en) Interrupt Generation Circuit
KR100286326B1 (en) Interleaving sampling analog/digital converter
KR930006571A (en) n-bit correlation execution circuit
KR960006290A (en) Bit-Sequential Parallel Comparator
RU2762287C1 (en) Digital modulator for frequency converter
KR970022728A (en) Operating time variable device of the system
KR100528450B1 (en) Synchronous memory device
KR920003276B1 (en) Sequential "1" detecting circuit
SU1005302A1 (en) Device for converting voltage into code residual class system
KR920005511A (en) Frame detection circuit
KR890013914A (en) Channel assignment circuit of digital exchange
KR960039631A (en) Glitch Eliminator for Logic Circuits
KR970049703A (en) Increment and Decrease Devices
KR970049379A (en) 16-bit parallel descrambling data generation circuit of 16-bit parallel descrambler
KR920001963A (en) Signal conversion circuit
KR930001592A (en) RF Data Control Circuit for Frequency Hopping
KR970049271A (en) High precision pulse width modulated wave generation circuit using Intel 82C54
KR970008874A (en) Rising / falling edge detector
KR940023099A (en) Method and apparatus for serial / parallel conversion of data
KR940017195A (en) Binary increment circuit
KR920003647A (en) Variable timing generator
KR970007675A (en) Programmable Data Match Detection Circuit
KR970013690A (en) Glitch-independent control signal generator
KR970055608A (en) Hash code generator

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination