Claims (4)
CPU를 구비한 RF송수신 장치의 RF데이타 제어회로에 있어서, 상기 CPU의 데이타 버스로 부터 보내지는 병렬 데이타를 직렬로 변환하는 병/직렬 변환기(201)와, 상기 CPU로 부터 입력되는 데이타 비트수만큼 제어용클럭을 발생시키는 프리세트블 카운터(202)와, 상기 프리세트블 카운터(202)의 출력에 따라 RF로딩된 데이타를 래치 인에이블 시키기 위한 스트로브 신호를 발생하는 스트로브 신호 발생기(204)와, 상기 CPU의 데이타 및 상기 병/직렬 변환기(201) 및 스트로브 신호 발생기(204)의 데이타를 디코딩하여 데이타 RF모듈 선택신호 및 스트로브 신호를 발생하는 디코더 논리부(206)로 구성됨을 특징으로 하는 주파수 호핑용 RF데이타 제어회로.An RF data control circuit of an RF transmitting and receiving device having a CPU, comprising: a parallel / serial converter 201 for serially converting parallel data sent from a data bus of the CPU, and a data bit number input from the CPU. A preset counter 202 for generating a control clock, a strobe signal generator 204 for generating a strobe signal for latching the RF-loaded data according to the output of the preset counter 202, and For frequency hopping, characterized in that it comprises a decoder logic unit 206 for decoding the data of the CPU and the data of the parallel / serial converter 201 and the strobe signal generator 204 to generate a data RF module selection signal and a strobe signal. RF data control circuit.
제1항에 있어서, 변환기(201)가 제1-3쉬프트 레지스터(P/S1-P/S3)로 구성되어 입력 24비트에 대해 직렬로 되도록 구성됨을 특징으로 하는 주파수 호핑용 RF데이타 제어회로.2. The RF data control circuit for frequency hopping according to claim 1, characterized in that the converter (201) is constituted by the 1-3 shift registers (P / S1-P / S3) so as to be in series with the input 24 bits.
제1항에 있어서, 프리세트블 카운터(202)가 입력 데이타를 래치하는 래치(LA1)와, 상기 래치(LA1)의 출력을 카운트하여 프리세트 신호를 발생하는 프리세트블 카운터(202)로 구성됨을 특징으로 하는 주파수 호핑용 RF데이타 제어회로.2. The preset counter 202 includes a latch LA1 for latching input data and a preset counter 202 for counting an output of the latch LA1 to generate a preset signal. RF data control circuit for frequency hopping, characterized in that.
제1항에 있어서, 디코더 논리부(606)가 입력 데이타를 래치하는 래치(LA6)와, 상기 래치(LA6)의 출력을 디코딩하는 디코더(DEC)와, 상기 스트로브 신호 발생기(204)의 출력과 디코더(DEC)의 출력을 논리합하여 RF모듈 선택 및 스트로브 신호를 발생하는 오아게이트(OR1-OR14)로 구성됨을 특징으로 하는 주파수 호핑용 RF데이타 제어회로.4. The decoder of claim 1, wherein the decoder logic section 606 includes a latch LA6 for latching input data, a decoder DEC for decoding the output of the latch LA6, and an output of the strobe signal generator 204. An RF data control circuit for frequency hopping, comprising an OR gate (OR1-OR14) for generating an RF module selection and a strobe signal by ORing the output of the decoder DEC.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.