Claims (1)
피드백된 데이터를 배타적 논리합하는 제1 배타적 오아 게이트(66), 외부에서 입력되는 클럭에 동기되어 피드백된 데이터를 데이터 입력으로 하는 제1 플립플롭(51), 상기 제1 배타적 오아 게이트(66)의 출력과 상기 제1 플립플롭(51)의 출력을 배타적 논리합하는 제2 배타적 오아 게이트(67), 외부에서 입력되는 클럭에 동기되어 상기 제2 배타적 오아 게이트(67)의 출력을 데이터 입력으로 하는 제2 플립플롭(52), 제1 및 제2 플립플롭(51, 52)의 출력을 배타적 논리합하는 제3 배타적 오아 게이트(68), 외부에서 입력되는 클럭에 동기되어 제3 배타적 오아 게이트(68)의 출력을 데이터 입력으로 하는 제3 플립플롭(53), 제2 및 제3 플립플롭(52, 53)의 출력을 배타적 논리합하는 제4 배타적 오아 게이트(69), 외부에서 입력되는 클럭에 동기되어 제4 배타적 오아 게이트(69)의 출력을 데이터 입력으로 하는 제4 플립플롭(54), 제3 및 제4 플립플롭(53, 54)의 출력을 배타적 논리합하는 제5배타적 오아 게이트(70), 외부에서 입력되는 클럭에 동기되어 제5 배타적 오아 게이트(68)의 출력을 데이터 입력으로 하는 제5 플립플롭(55), 제4 및 제5 플립플롭(54, 55)의 출력을 배타적 논리합하는 제6 배타적 오아 게이트(71), 외부에서 입력되는 클럭에 동기되어 제6 배타적 오아 게이트(71)의 출력을 데이터 입력으로 하는 제6 플립플롭(56), 제5 및 제6 플립플롭(55, 56)의 출력을 배타적 논리합하는 제7 배타적 오아 게이트(72), 외부에서 입력되는 클럭에 동기되어 제7 배타적 오아 게이트(72)의 출력을 데이터 입력으로 하는 제7 플립플롭(57), 제6 및 제7 플립플롭(56, 57)의 출력을 배타적 논리합하는 제8 배타적 오아 게이트(73), 외부에서 입력되는 클럭에 동기되어 제8 배타적 오아 게이트(73)의 출력을 데이터 입력으로 하는 제8 플립플롭(58), 제7 및 제8 플립플롭(57, 58)의 출력을 배타적 논리합하는 제9 배타적 오아 게이트(74), 외부에서 입력되는 클럭에 동기되어 제9 배타적 오아 게이트(74)의 출력을 데이터 입력으로 하는 제9 플립플롭(59), 제8 및 제9 플립플롭(58, 59)의 출력을 배타적 논리합하는 제10 배타적 오아 게이트(75), 외부에서 입력되는 클럭에 동기되어 제10 배타적 오아 게이트(75)의 출력을 데이터 입력으로 하는 제10 플립플롭(60), 제9 및 제10 플립플롭(59, 60)의 출력을 배타적 논리합하는 제11 배타적 오아 게이트(76), 외부에서 입력되는 클럭에 동기되어 제11 배타적 오아 게이트(76)의 출력을 데이타 입력으로 하는 제11 플립플롭(61), 제10 및 제11 플립플롭(60, 61)의 출력을 배타적 논리합하는 제12 배타적 오아 게이트(77), 외부에서 입력되는 클럭에 동기되어 제12 배타적 오아 게이트(77)의 출력을 데이터 입력으로 하는 제12 플립플롭(62), 제11 및 제12 플립플롭(61, 62)의 출력을 배타적 논리합하는 제13 배타적 오아 게이트(78), 외부에서 입력되는 클럭에 동기되어 제13 배타적 오아 게이트(78)의 출력을 데이터 입력으로 하는 제13플립플롭(63), 제12 및 제13 플립플롭(62, 63)의 출력을 배타적 논리합하는 제14 배타적 오아 게이트(79), 외부에서 비력되는 클럭에 동기되어 제14 배타적 오아 게이트(79)의 출력을 데이터 입력으로 하여 상기 제1 배타적 오아 게이트(66)의 일입력으로 피드백시키는 제14 플립플롭(64), 제13 및 제14 플립플롭(63, 64)의 출력을 배타적 논리합하는 제15 배타적 오아 게이트(80), 외부에서 입력되는 클럭에 동기되어 제15 배타적 오아 게이트(80)의 출력을 데이터 입력으로 하여 상기 제1 배타적 오아 게이트(66)의 타입력으로 피드백시키는 제15 플립플롭(65), 및 상기 제13 및 제15 플립플롭(63, 65)의 출력을 배타적 논리합하여 상기 제1 플립플롭(51)의 데이타 입력으로 피드백시키는 제16 배타적 오아 게이트(81)로 구성되는 것을 특징으로 하는 16비트 병렬 디스크램블러의 16비트 디스크램블링 데이터 생성 회로.A first exclusive OR gate 66 exclusively ORing the fed back data, a first flip-flop 51 having the data fed back in synchronization with a clock input from an external source, and the first exclusive OR gate 66 A second exclusive OR gate 67 exclusively ORing an output and the output of the first flip-flop 51, and a second exclusive OR gate 67 outputting data in synchronization with an external clock. A third exclusive oar gate 68 exclusively ORing the outputs of the two flip-flops 52, the first and second flip-flops 51, 52, and a third exclusive oar gate 68 in synchronization with a clock input from the outside. The third flip-flop 53 whose output is a data input, the fourth exclusive oar gate 69 exclusively ORing the outputs of the second and third flip-flops 52, 53, and synchronized with a clock input from the outside. Outgoing of the fourth exclusive oar gate 69 Output of the fourth flip-flop 54, the fifth and third flip-flops 53 and 54, and an exclusive OR of the outputs of the third and fourth flip-flops 53 and 54, in synchronization with a clock input from the outside. The fifth flip-flop 55 having the output of the five exclusive oar gates 68 as data inputs, the sixth exclusive oar gate 71 exclusively ORing the outputs of the fourth and fifth flip-flops 54, 55, and the outside A seventh operation of exclusively ORing the outputs of the sixth flip-flop 56 and the fifth and sixth flip-flops 55 and 56 to output data of the sixth exclusive OR gate 71 in synchronization with a clock input from Exclusive oar gate 72, seventh flip-flop 57, sixth and seventh flip-flops 56, 57 that output the seventh exclusive oar gate 72 as data input in synchronization with an externally inputted clock. An eighth exclusive OR gate 73 exclusively ORing the output of the SYNC, synchronized with an externally input clock The eighth exclusive oar gate 74 which exclusively ORs the outputs of the eighth flip-flop 58 and the seventh and eighth flip-flops 57, 58 with the output of the eighth exclusive oar gate 73 as a data input. To exclusively OR the outputs of the ninth flip-flops 59 and the eighth and ninth flip-flops 58 and 59, which are synchronized with a clock input from the outside, to output the ninth exclusive OR gate 74 as a data input. The tenth exclusive oar gate 75, the tenth flip-flop 60, the ninth and tenth flip-flops 59, which are synchronized with a clock input from the outside, the output of the tenth exclusive oar gate 75 as a data input. An eleventh exclusive OR gate 76 exclusively ORing an output of 60; an eleventh flip-flop 61, tenth having an output of the eleventh exclusive OR gate 76 as data input in synchronization with a clock input from the outside; And a twelfth exclusive OR, which exclusively ORs the outputs of the eleventh flip-flop 60, 61. 8, the outputs of the twelfth flip-flop 62, the eleventh and the twelfth flip-flops 61 and 62, which are synchronized with the externally input clock and use the output of the twelfth exclusive OR gate 77 as data input. 13th exclusive OR gate 78 for ORing exclusively, 13th flip-flop 63, 12th and 13th flip for outputting the 13th exclusive OR gate 78 as data input in synchronization with a clock input from the outside A fourteenth exclusive oar gate 79 that exclusively ORs the outputs of the flops 62 and 63; an output of the fourteenth exclusive oar gate 79 in synchronization with a clock externally powered as the data input and the first exclusive oar gate The 14th flip-flop 64 which feeds back to one input of 66, the 15th exclusive oar gate 80 which carries out exclusive OR of the output of the 13th and 14th flip-flops 63 and 64, and the clock which are input from the outside In synchronization with the output of the fifteenth exclusive OR gate 80 The first 15 th flip-flop 65 and the outputs of the thirteenth and fifteenth flip-flops 63 and 65 which feed back to the type force of the first exclusive ora gate 66 and the output of the thirteenth and fifteenth flip-flops 63 and 65. 16-bit descrambling data generation circuit of a 16-bit parallel descrambler, characterized in that it consists of a sixteenth exclusive OR gate (81) fed back to a data input of a flip-flop (51).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.