KR930006545Y1 - 씨모스(cmos)대수 증폭기 - Google Patents

씨모스(cmos)대수 증폭기 Download PDF

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KR930006545Y1 KR2019890012168U KR890012168U KR930006545Y1 KR 930006545 Y1 KR930006545 Y1 KR 930006545Y1 KR 2019890012168 U KR2019890012168 U KR 2019890012168U KR 890012168 U KR890012168 U KR 890012168U KR 930006545 Y1 KR930006545 Y1 KR 930006545Y1
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Abstract

내용 없음.

Description

씨모스(CMOS)대수 증폭기
제1도는 종래의 대수 함수 증폭기 회로도.
제2도는 본 고안의 대수함수 증폭기 회로도.
제3도는 피엔피(PNP) 트랜지스터를 사용한 본 고안의 또 다른 대수 함수 증폭기 회로도.
* 도면의 주요부분에 대한 부호의 설명
A11 : 연산증폭기
Q11,Q12 : 엔피엔(NPN)바이폴라 트랜지스터
Q21,Q22 : 엔피엔(NPN) 바이폴라 트랜지스터
IS: 전류원 M11,M12 : 모스트랜지스터
본 고안은 대수증폭기에 관한 것으로, 특히 씨모스 집적회로에 이용하기에 적당하도록 한 씨모스(CMOS)대수 증폭기에 관한 것이다.
종래의 대수함수 증폭기는 제1도에 도시한 바와 같이 두 바이폴라 트랜지스터(Q1),(Q2)의 에미터가 공통접속되어 연산증폭기(A1)의 출력에 저항(R4)을 통해 연결하고, 입력단자(V1)를 저항(R1)을 통해 연산증폭기(A1)의 반전입력단자 및 베이스가 접지되어 있는 트랜지스터(Q1)의 콜렉터에 연결하며, 상기 연산증폭기(A1)의 비반전 입력단자는 접지하고, 상기 트랜지스터(Q2)의 콜렉터에는 그 트랜지스터(Q20의 베이스 및 기준전원(V3)에 연결된 저항(R2) 및 연산증폭기(A2)의 비반전 입력단자에 연결하고, 연산증폭기(A2)의 반전입력단자는 접지되어 있는 저항(R3) 및 그 연산증폭기(A2)의 출력단자에 접속된 저항(R5)을 연결하고, 상기 연산증폭기(A2)의 출력단자 및 저항(R5)의 접속점을 출력단자(V0)에 연결하고, 입력전류(I1),(I2)가 각 바이폴라트랜지스터(Q1),(Q2)의 컬렉터에서 에미터로 흐르도록 하여 연산증폭기(A2)의 입력에 두 전류의 차에 대응하는 전압이 유도 되도록 구성하였다.
이와 같이 구성된 종래의 대수증폭기는 입력단자(V1)에 입력이 가해지면, 입력전류(I1)가 저향(R1)을 통해 트랜지스터(Q1)의 콜렉터에서 에미터로 흐르고, 기준전원(V3)에서 저항(R2)를 통해 트랜지스터(Q2)의 콜렉터에서 에머터로 흘러온 전류(I2)와 함께 저항(R4)을 통해 연산증폭기(A1)의 출력단자에 인가되고, 연산증폭기(A2)의 비반전입력단자에는 두 트랜지스터(Q1),(Q2)의 베이스 에미터간 전압(VBE1),(VBE2)의 차에 대응하는 전압이 유도된다. 이때 유도되는 전압(V1)은 연산증폭기(A2)의 가상접지에 의해 그 연산증폭기(A2)의 반전입력단자에 유도되는 전압(V2)과 같다. 이것을 규체적인 수식으로 살펴보면,
따라서,
I1 : 트랜지스터(Q1)의 콜렉터에 흐르는 전류
I2 : 트랜지스터(Q2)의 콜렉터에 흐르는 전류
여기서,
위에서 살펴본 바와같이 출력(V0)은 입력전압(V1)의 대수함수값에 비례하나, 트랜지스터(Q2)의 콜렉터전류(I2)가 출력값(V0)에 따라 변동하므로 출력값(V0)의 동작범위세 따라 대수함수 특성이 이상적인 대수함수 특성과 달라질수 있으며, 각 바이폴라트랜지스터(Q1)(Q2)의 콜렉터가 입력단자(V1), 기준전압단자(VR)에 연결되므로 바이폴라트랜지스터의 콜렉터가 전원전압(VDD)에 연결될수 밖에 없는 씨모스(CMOS)공정에서 사용이 불가능 하였다.
본 고안은 이와 같은 종래의 결함을 감안하여, 입력전류에 대해 이상적인 대수함수 특성을 갖는 출력전압을 얻고 씨모스(CMOS)공정을 이용한 대수증폭기를 안출한 것으로, 이를 첨부된 제2도 및 제3도의 도면에 의거하여 상세히 설명하면 다음과 같다.
제2도는 본 고안의 일실시예를 보인 회로도로서, 씨모스(CMOS)공정에서 수직형 엔피엔(NPN) 바이올라트랜지스터를 이용하여 구성한 것으로, 이에 도시한 바와 같이 두 엔피엔 바이폴라트랜지스터(Q11),(Q12)의 콜렉터를 모두 전원전압(VDD)에 연결하고, 연산증폭기(A11)의 반전입력단자에 입력전류원(IS) 및 엔피엔 바이폴라 트랜지스터(Q11)의 베이스를 연결하고, 그 엔피엔바이폴라트랜지스터(Q11)의 에미터를 상기 연산증폭기(A11)의 출력단과 접속하여 출력단자(V0)에 연결하고, 게이트에 바이어스전압(VG)을 인가하고 소오스에 전원전압(VDD)을 접속한 피모스트랜지스터(M12)의 드레인을 엔피엔 바이폴라 트랜지스터(Q12)의 베이스 및 상기 연산증폭기(A11)의 비반전입력단자에 접속하고, 소오스를 접지한 엔모스트랜지스터(M11)의 드레인과 게이트를 상기 엔피엔트랜지스터(Q12)의 에미터에 공통접속하여 구성하였다.
이와 같이 구성된 본 고안의 일실시예는 입력전류(IS)가 가해졌을때 연산증폭기(A11)의 반전입력단자로는 거의 전류가 흐르지 않으므로, 입력전류(IS)는 엔피엔 바이폴라트랜지스터(Q11)의 베이스에 흐르는 전류(I1)와 거의 같게 되고, 정전류원 작용을 하는 피모스트랜지스터(M12)의 정전류(I2) 및 엔모스트랜지스터(M11)에서 상기 정전류(I2)에 비례하는 정전압(V3)을 에미터에 공급받고 있는 엔피엔 바이폴라트랜지스터(Q12)의 베이스가 연산증폭기(A11)의 비반전입력단자에 입력되어 출력단자(V0)의 출력은 두 엔피엔 바이폴라트랜지스터(Q11),(Q12)의 베이스 에미터간 전압(VBE1),(VBE2)의 차가 입력대 출력이 대수적으로 나타나는 값에 그 트랜지스터(Q12)에 공급하고 있는 정전압(V3)을 더한 값으로 출력된다. 이것을 전류, 전압 관계식으로 살펴보면 다음과 같다.
(V0 : 출력전압, V3 : 정전압)
이 식에서 살펴보면 V3와 I2는 엔모스트랜지스터(M11) 및 퍼모스트랜지스터(M12)에 의해 주어지는 정전압(V3), 정전류(I2)이므로 동작범위와 무관하게 되어 연산증폭기(A11)의 오프셋 오차 이외의 오차는 없음을 알수 있다.
한편 제3도는 본 고안의 다른 실시예를 보인 회로도로서 이에 도시한 바와 같이 상기 엔페엔 바이폴라트랜지스터(Q11), (Q12)를 씨모스(CMOS)공정의 수직형 피엔피(PNP) 바이폴라트랜지스터(Q21),(Q22)로 대체하고, 엔모스 트랜지스터(M11) 및 피모스 트랜지스터(M12)를 피모스트랜지스터(M21) 및 엔모스트랜지스터(M22)로 각기 대체하여 구성되고, 이의 동작은 상기 본 고안의 동작과 동일하다.
이상에서 설명한 바와 같이 본 고안은 씨모스(CMOS) 공정을 이용하여 입력전류에 대해 이상적인 대수함수 특성을 갖는 출력전압을 얻을 수 있고, 씨모스(CMOS)집적회로에 사용할수 있는 효과가 있다.

Claims (2)

  1. 입력전류원(IS)을 콜렉터에 전원전압(VDD)이 인가되게한 엔피엔 바이폴라트랜지스터(Q11)의 베이스 및 연산증폭기(A11)의 반전입력단자에 접속하고, 소오스 및 게이트에 전원전압(VDD) 및 바이어스전압(VG)이 각기 인가되게 한 피모스트랜지스터(M12)의 드레인를 콜렉터에 전원전압(VDD)이 인가되게 한 엔피엔 바이폴라트랜지스터(Q12)의 베이스 및 상기 연산증폭기(A11)의 비반전입력단자에 접속하며, 상기 엔피엔 바이폴라트랜지스터(Q12)의 에미터에 엔모스트랜지스터(M11)의 드레인 및 게이트를 접속하고, 상기 엔피엔 바이폴라트랜지스터(Q11)의 에미터 및 연산증폭기(A11)의 출력단자를 출력전압(V0)단자에 접속하여 구성된 것을 특징으로 하는 씨모스(CMOS)대수 증폭기.
  2. 제1항에 있어서, 엔피엔 바이폴라트랜지스터(Q11),(Q12)를 피엔피 바이폴라트랜지스터(Q21), (Q22)로 대체하고, 엔모스트랜지스터(M11) 및 피모스트랜지스터(M12)를 피모스트랜지스터(M21) 및 엔모스트랜지스터(M22)로 각기 대체하여 구성된것을 특징으로하는 씨모스(CMOS) 대수 증폭기.
KR2019890012168U 1989-08-18 1989-08-18 씨모스(cmos)대수 증폭기 KR930006545Y1 (ko)

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