KR930004713Y1 - I.c. for gate array - Google Patents

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Abstract

내용 없음.No content.

Description

게이트 어레이용 집적회로Integrated Circuits for Gate Arrays

제1a도는 종래의 풀 커스텀 회로도.Figure 1a is a conventional full custom circuit diagram.

제1b도는 종래의 게이트 어레이 회로도.1B is a conventional gate array circuit diagram.

제2도는 제1b도의 동작에 따른 각부 파형도.2 is a waveform diagram of each part according to the operation of FIG.

제3도는 본 고안에 따른 게이트 어레이용 집적회로도.3 is an integrated circuit diagram for a gate array according to the present invention.

제4도는 제3도의 동작에 따른 각부 파형도.4 is a waveform diagram of each part according to the operation of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 노아게이트 11, 12 : 디(D)플립플롭10: Noah gate 11, 12: Di (D) flip-flop

13 : 낸드게이트 14 : 인버터13: NAND gate 14: inverter

본 고안은 적절한 지연시간을 이용한 신호 발생회로에 관한 것으로, 특히 게이트어레이(gate arrey) 회로에서 지연시간을 이용하여 시스템 동작에 필요한 신호를 발생시켜 주도록한 게이트 어레이용 집적회로에 관한 것이다.The present invention relates to a signal generation circuit using an appropriate delay time, and more particularly to an integrated circuit for a gate array to generate a signal required for the operation of the system using the delay time in a gate array circuit.

제1a도는 종래의 풀 커스텀 회로도로서, 이에 도시된 바와 같이 리세트신호(RS)가 인버터(1)를 통해 낸드게이트(3)의 일측입력단자에 인가되게 접속되고, 입력신호(IN)가 그 낸드게이트(3)의 타측입력단자에 인가됨과 아울러 인버터(2)를 통해 그 낸드게이트(3)의 또다른 입력단자에 인가되게 접속되어 구성되었다.FIG. 1A is a conventional full custom circuit diagram, in which the reset signal RS is connected to be applied to one input terminal of the NAND gate 3 through the inverter 1, and the input signal IN is connected thereto. In addition to being applied to the other input terminal of the NAND gate 3, it is configured to be connected to the other input terminal of the NAND gate 3 via the inverter (2).

제1b도는 종래의 게이트 어레이 회로도로서, 이에 도시된 바와 같이 상기 제1a도의 회로도에서 인버터(2) 대신에 인버터(2a1-2a2)가 홀수개 접속되어 구성된 것으로 상기 인버터(2)는 트랜지스터(Transistor)의 크기를 적당히 조절하여 지연동작을 하도록한 씨모스(CMOS) 인버터이다.The turning 1b as a conventional gate array circuit, and thus the inverter in place of the inverter 2 in the first circuit 1a degrees As shown (2a 1 -2a 2) which the inverter 2 is configured to be connected to the odd number transistors ( CMOS inverter that delays operation by appropriately adjusting the size of a transistor.

상기 종래 회로의 동작상태를 제2도의 파형도를 참조하여 설명한다.The operation state of the conventional circuit will be described with reference to the waveform diagram of FIG.

제2b도에서와 같이 입력신호(IN)가 처음 고전위 상태에 있게되면, 인버터(2)의 출력노드(mode)(N1)는 처음 그의 전달지연시간동안 언노운(unkown) 상태에 있게된다. 이때 리세트신호(RS)는 제2a도의 파형과 같이 고전위로 있게되면, 인버터(1)의 출력노드(N2)는 저전위상태가 되므로 낸드게이트(3)의 출력신호(OUT)는 고전위상태로 된다.As shown in FIG. 2B, when the input signal IN is initially in the high potential state, the output node N 1 of the inverter 2 is in the unkown state for the first time of its propagation delay time. At this time, the reset signal (RS) is the output node (N 2) is because the low potential state, the output signal (OUT) of the NAND gate 3 is the high potential of when they become high potential, the inverter (1), such as degree of claim 2a waveform It is in a state.

여기서, 리세트신호(RS)는 인버터(2)의 전달지연시간보다 긴 파형이므로 그 리세트신호(RS)가 저전위가 되면, 인버터(1)의 출력노드(N2)에는 고전위신호가 출력되나, 이때 이미 입력신호(IN)를 반전시키는 인버터(2)의 출력노드(N1)에는 저전위신호가 출력되고 있으므로 낸드게이트(3)의 출력신호(OUT)는 제2d도와 같이 고전위상태를 유지하게 된다.Here, since the reset signal RS is a waveform longer than the propagation delay time of the inverter 2, when the reset signal RS becomes low potential, the high potential signal is applied to the output node N 2 of the inverter 1. Although the low potential signal is output to the output node N 1 of the inverter 2 which inverts the input signal IN at this time, the output signal OUT of the NAND gate 3 has a high potential as shown in FIG. State is maintained.

이와같은 상태에서 제2b도의 파형과 같이 저전위상태로 되면, 그 저전위신호에 의해 낸드게이트(3)의 출력신호는 계속 고전위상태를 유지하게 되고, 인버터(2)의 출력노드(N1)에는 신호전달 시간후 제2c도의 파형과 같이 고전위신호가 출력된다.In such a state, when the low potential state becomes low as shown in the waveform of FIG. 2b, the output signal of the NAND gate 3 continues to maintain the high potential state by the low potential signal, and the output node N 1 of the inverter 2 is maintained. ), A high potential signal is output after the signal transmission time as shown in the waveform of FIG. 2C.

이후 입력신호(IN)가 제2b도의 파형과 같이 다시 고전위상태로 되면, 인버터(2)의 지연전달시간동안 그의 출력노드(N1)에 고전위 상태를 유지하게 되므로 낸드게이트(3)의 출력신호(OUT)는 제2d도의 파형과 같이 저전위로 된다. 이후 상기 인버터(2)의 지연전달 시간이 지나 그 인버터(2)의 출력노드(N1)에 제2c도의 파형과 같이 저전위신호가 출력될 때 낸드게이트(3)의 출력신호(OUT)가 고전위로 된다.Then, when the input signal IN becomes high potential again as shown in the waveform of FIG. 2b, the high frequency state is maintained at the output node N 1 during the delay propagation time of the inverter 2. The output signal OUT becomes low potential like the waveform of FIG. 2d. Thereafter, when the low delay signal is outputted to the output node N 1 of the inverter 2 after the delay transfer time of the inverter 2 passes, the output signal OUT of the NAND gate 3 is output. High potential

한편, 제1b도의 게이트 회로도 상기 설명한 제1a도 회로와 동일하게 동작도는데, 지연용 인버터(2)를 게이트 어레이 일반 인버터(2a1-2a3)를 여러개(홀수단) 사용하여 적당한 지연동작을 하게한 것이다.On the other hand, the degree 1b gate circuit described above operates in the same manner as the Figure 1a circuit doneunde, using multiple (odd), the delay for the inverter 2 a gate array common drive (2a 1 -2a 3) to an appropriate delay operation It is.

그런데 상기한 같은 종래의 게이트 어레이 회로에 있어서는 전달지연을 이용하여 적당한 신호를 발생시키고자 할때 여러단의 인버터를 사용함으로써 적절한 전달지연을 발생시키기나 어렵게 되고, 이에 따라 시스템이 요구하는 신호의 폭보다 짧거나 너무 길어질수가 있는 결점이 있었다.However, in the above-described conventional gate array circuit, it is difficult to generate an appropriate propagation delay by using a plurality of inverters to generate an appropriate signal using the propagation delay, and thus, the width of the signal required by the system. There was a flaw that could be shorter or too long.

본 고안은 이러한 종래의 결점을 감안하여 시스템에서 요구하는 적절한 폭의 신호를 발생시키게 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention is designed to generate a signal of the appropriate width required by the system in view of the conventional drawbacks, which will be described in detail with reference to the accompanying drawings.

제3도는 본 고안에 따른 게이트 어레이용 집적회로도로서, 이에 도시한 바와같이 리세트신호(RS)가 노아게이트(10)의 일측입력단자에 인가됨과 아울러 인버터(14)를 통해 디(D)플립플롭(12)의 클리어단자()에 인가되게 접속하고, 입력신호(IN)가 디플립플롭(11)의 클럭단자(CK), 낸드게이트(13)의 입측입력단자 및 디플립플롭(12)의 세트단자()에 인가되게 접속하고, 상기 디플립플롭(11)의 출력단자()를 상기 디플립플롭(12)의 클럭단자(CK)에 접속하며, 상기 디플립플롭(12)의 출력단자()를 그의 입력단자(D) 및 상기 노아게이트(10)의 타측입력단자에 접속하여, 그의 출력단자를 상기 디플립플롭(11)의 세트단자()에 접속하며, 상기 디플립플롭(12)의 출력단자(Q)를 상기 낸드게이트(OUT)가 출력되게 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 제4도의 파형도를 참조하여 상세히 설명하면 다음과 같다.FIG. 3 is an integrated circuit diagram for a gate array according to the present invention, and as shown therein, a reset signal RS is applied to one input terminal of the noble gate 10 and a D-flip through the inverter 14. Clear terminal of flop 12 ( The input signal IN is connected to the clock terminal CK of the deflip-flop 11, the input terminal of the NAND gate 13, and the set terminal of the deflip-flop 12 ) Is connected to the output terminal of the deflip-flop 11 ) Is connected to the clock terminal CK of the flip-flop 12, and the output terminal of the flip-flop 12 ) Is connected to the input terminal D thereof and the other input terminal of the noah gate 10, and the output terminal thereof is a set terminal of the flip-flop 11 ) And the output terminal Q of the deflip-flop 12 is configured such that the NAND gate OUT is output. Referring to the waveform diagram of FIG. As follows.

제4a도의 파형과 같이 고전위로 인가되면, 노아게이트(10)에서 저전위신호가 출력되어 디플립플롭(11)의 세트단자()에 인가되므로 그 디플립플롭(11)이 세트되어 그의 출력단자()에 제4c도의 파형과 같이 저전위신호가 출력된다. 또한, 상기 고전위의 리세트신호(RS)는 인버터(14)에서 저전위로 반전되어 디플립플롭(12)의 클리어단자()에 인가되므로 그 디플립플롭(12)은 클리어되어 그의 출력단자(Q)에 제4d도의 파형과 같이 저전위신호가 출력되고, 출력단자()에 제4e도의 파형과 같이 고전위신호가 출력된다.When a high potential is applied as shown in the waveform of FIG. 4A, a low potential signal is output from the NOA gate 10, and the set terminal of the flip-flop 11 ( ), The deflip-flop 11 is set to its output terminal ( The low potential signal is output to the waveform as shown in FIG. 4C. In addition, the high potential reset signal RS is inverted to a low potential in the inverter 14 so that the clear terminal of the flip-flop 12 ( ), The deflip-flop 12 is cleared, and a low potential signal is output to its output terminal Q as shown in the waveform of FIG. 4d, and the output terminal ( ), A high potential signal is output as shown in the waveform of FIG.

따라서, 이때 디플립플롭(12)의 출력단자(Q)에 출력되는 저전위 신호에 의해 낸드게이트(13)의 출력신호(OUT)는 제4f도의 파형과 같이 고전위상태를 유지하게 된다.Therefore, at this time, the output signal OUT of the NAND gate 13 is maintained at the high potential state as shown in the waveform of FIG. 4f by the low potential signal output to the output terminal Q of the flip-flop 12.

이 상태는 리세트신호(RS)가 해제상태인 저전위로 되어도 디플립플롭(11, 12)의 출력은 상기 상태를 계속유지하게 되므로 낸드게이트(13)의 출력신호(OUT)는 계속 고전위상태를 유지하게 된다.In this state, even when the reset signal RS becomes the low potential at the release state, the outputs of the dip-flops 11 and 12 continue to maintain the state, so the output signal OUT of the NAND gate 13 remains in the high potential state. Will be maintained.

이때 입력신호(IN)가 제4b도의 파형과 같이 고전위상태에서 저전위 상태로 입력되면, 그 저전위의 입력신호(IN)가 디플립플롭(12)의 세트단자()에 인가되므로 그 디플립플롭(12)이 세트되어, 그의 출력단자(Q)에 제4d도의 파형과 같이 고전위신호가 출력되고, 출력단자()에 제4e도의 파형과 같이 저전위신호가 출력된다.At this time, if the input signal IN is input from the high potential state to the low potential state as shown in the waveform of FIG. 4b, the low potential input signal IN is set terminal (of the flip-flop 12). ), The flip-flop 12 is set, and a high potential signal is output to its output terminal Q as shown in the waveform of FIG. 4d, and the output terminal ( A low potential signal is output to the waveform as shown in FIG. 4E.

여기서, 디플립플롭(11)은 그의 클럭단자(CK)에 상승에지신호가 입력될 때 클럭동작하게 되어 있으므로 클럭동작이 되지않아 그의 출력단자()에 계속 저전위신호가 출력된다.Here, since the flip-flop 11 is clocked when the rising edge signal is inputted to the clock terminal CK thereof, the flip-flop 11 is not clocked and its output terminal ( Keeps outputting a low potential signal.

또한, 이때 상기 저전위의 입력신호(IN)에 의해 낸드게이트(13)의 출력신호(OUT)는 제4f도의 파형과 계속 고전위를 유지하게 된다.At this time, the output signal OUT of the NAND gate 13 maintains the high potential with the waveform of FIG. 4f by the low potential input signal IN.

이와같은 상태에서 입력신호(IN)가 다시 고전위로 입력되면, 그 고전위의 입력신호(IN) 및 상기 디플립플롭(12)의 출력단자(Q)에 출력되는 고전위신호에 의해 낸드게이트(13)의 출력신호(OUT)는 제4f도의 파형과 같이 저전위로 된다.In this state, when the input signal IN is input again at high potential, the NAND gate is formed by the input signal IN of the high potential and the high potential signal output to the output terminal Q of the flip-flop 12. The output signal OUT of 13) becomes low potential like the waveform of FIG. 4f.

또한, 이때 상기 고전위의 입력신호(IN) 상승에지에 의해 디플립플롭(11)이 클럭동작되어, 그에따른 소정시간(t1)후 그의 입력단자(D)의 접지전위에 의해 그의 출력단자()에 제4c도의 파형과 같이 고전위신호가 출력되고, 이 고전위신호가 디플립플롭(12)의 클럭단자(CK)에 인가되며, 이에따라 그 디플립플롭(12)은 그 고전위신호의 상승에지의 의해 클럭동작되어, 그에따른 소정시간(t2)에 그의 입력단자(D)의 저전위신호에 의해 그의 출력단자(Q)에 제4d도의 파형과 같이 저전위신호가 출력되고, 그의 출력단자()에 제4e도의 파형과 같이 고전위신호가 출력된다. 따라서, 이때 디플롭플롭(12)의 출력단자(Q)에 출력되는 저전위신호에 의해 낸드게이트(13)의 출력신호(OUT)는 제4f도의 파형과 같이 고전위로 된다.At this time, the flip-flop 11 is clocked by the rising edge of the input signal IN of the high potential, and the output terminal thereof is grounded by the ground potential of its input terminal D after a predetermined time t 1 . ( A high potential signal is outputted to the clock terminal CK of the deflip-flop 12, as shown in the waveform of FIG. 4C. Thus, the deflip-flop 12 is connected to the high potential signal. The clock operation is performed by the rising edge, and at a predetermined time t 2 , the low potential signal of the input terminal D is outputted to the output terminal Q thereof, as shown by the waveform of FIG. Output terminal ), A high potential signal is output as shown in the waveform of FIG. Therefore, at this time, the output signal OUT of the NAND gate 13 becomes high potential as shown in the waveform of FIG. 4f by the low potential signal output to the output terminal Q of the deflop flop 12.

즉, 입력신호(IN)가 저전위에서 고전위로 될 때 디플립플롭(11, 12)의 전달지연시간(t1+t3)동안 낸드게이트(13)의 출력신호(OUT)가 저전위로 되고, 그 이후는 다시 고전위로 된다.That is, when the input signal IN goes from low potential to high potential, the output signal OUT of the NAND gate 13 becomes low potential during the propagation delay time t 1 + t 3 of the flip-flops 11 and 12. After that, it is back to high potential.

또한, 상기 디플립플롭(12)의 출력단자()에 출력되는 고전위신호에 의해 노아게이트(10)에서 저전위 신호가 출력되어, 디플립플롭(11)의 세트단자()에 인가되고, 이에 따라 그 디플립플롭(11)이 세트되어 상기 초기 상태로 되게된다.In addition, the output terminal () of the flip-flop (12) The low potential signal is output from the noble gate 10 by the high potential signal outputted to the N-gate 10, and the set terminal of the flip-flop 11 ) And thus the flip-flop 11 is set to the initial state.

이상에서 상세히 설명한 바와같이 본 고안은 플립플롭 두단의 전달지연시간을 이용하여 그 전달지연시간에 따른 폭의 신호를 출력하게 되고, 이에따라 시스템의 플립플롭 혹은 램라이트(write) 신호등으로 사용할때 적절한 펄스폭을 발생시킬수가 있게되는 효과가 있다.As described in detail above, the present invention outputs a signal having a width corresponding to the propagation delay time by using the propagation delay time of the flip-flop two stages. It has the effect of being able to generate width.

Claims (1)

리세트신호(RS)가 노아게이트(10)의 일측입력단에 인가됨과 아울러 인버터(14)를 통해 디플립플롭(12)의 클리어단자(CL)에 인가되게 접속하고, 입력신호(IN)가 디플립폴롭(11)의 클럭단자(CK), 낸드게이트(13)의 일측입력단자 및 상기 디플립플롭(12)의 세트단자()에 인가되게 접속함과 아울러 접지전위가 상기 디플립플롭(11)의 입력단자(D)에 인가되게 접속하고, 상기 디플립플롭(12)의 출력단자()를 그의 입력단자(D) 및 상기 노아게이트(10)의 타측입력단자에 접속한 후 그 노아게이트(10)의 출력단자를 상기 디플립플롭(11)의 세트단자()에 접속하여, 그의 출력단자()를 상기 디플립플롭(12)의 클럭단자(CK)에 접속하고, 상기 디플립플롭(12)의 출력단자(Q)를 상기 낸드게이트(13)의 타측 입력단자에 접속하여 구성된 것을 특징으로 하는 게이트 어레이용 집적회로.The reset signal RS is applied to one input terminal of the noah gate 10 and connected to the clear terminal CL of the flip-flop 12 through the inverter 14, and the input signal IN is decoded. Clock terminal CK of flip-flop 11, one input terminal of NAND gate 13 and set terminal of said flip-flop 12 ( Is connected to the input terminal (D) of the flip-flop (11), and the output terminal of the deflip-flop (12) ) Is connected to the input terminal (D) and the other input terminal of the noah gate 10, and then the output terminal of the noah gate 10 is the set terminal () of the flip-flop (11) ), And its output terminal ( ) Is connected to the clock terminal CK of the flip-flop 12, and the output terminal Q of the flip-flop 12 is connected to the other input terminal of the NAND gate 13. An integrated circuit for a gate array.
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