KR930002257B1 - System clock generating circuit - Google Patents

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KR930002257B1 KR1019900008925A KR900008925A KR930002257B1 KR 930002257 B1 KR930002257 B1 KR 930002257B1 KR 1019900008925 A KR1019900008925 A KR 1019900008925A KR 900008925 A KR900008925 A KR 900008925A KR 930002257 B1 KR930002257 B1 KR 930002257B1
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허찬
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삼성전자주식회사
김광호
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant

Abstract

The circuit for generating two-phase system clock signals to exactly maintain the operation timing between the first and second system clocks comprises a first signal generator (10) having positive and negative output signal stages and controlled by a reset clock and two reference clocks, an input stage of which is connected to the negative output stage; a second signal generator (20) controlled by the reset clock and the output signals of the flipflop (10), an input stage of which is connected to a negative output stage; a system clock sync. section (30) for receivng the positive output of the flipflop (10) and the reset clock to output a system clock sync. signal; and a system clock output section (40) for receiving the output signals from the flipflop (20) and section (30) to output first and second system clocks.

Description

디지탈시스템의 시스템클럭 발생회로System Clock Generation Circuit of Digital System

제1(a)도는 본 발명에 사용되는 플립플럽의 회로도Figure 1 (a) is a circuit diagram of a flip flop used in the present invention

제1(b)도는 제1(a)도의 심볼회로도FIG. 1 (b) is a symbol circuit diagram of FIG. 1 (a).

제2도는 본 발명의 회로도2 is a circuit diagram of the present invention.

제 3 도는 제 2 도에 따른 파형도3 is a waveform diagram according to FIG. 2

본 발명은 디지탈시스템에 사용되는 시스템클럭발생회로에 관한것으로, 특히 서로다른 위상을 가지는 두개의 시스템클럭을 발생하는 회로에 관한 것이다.The present invention relates to a system clock generation circuit used in a digital system, and more particularly to a circuit for generating two system clocks having different phases.

일반적으로 2위상(two-phase)시스템클럭을 사용하는 디지탈시스템에 있어서, 제1시스템클럭의 에지(edge)부분과 제2시스템클럭의 에지부분간의 시간간격 또는 분별이 층분하지 못하거나, 전혀없는 경우에는 디지탈시스템이 오동작을 하게 된다.Generally, in a digital system using a two-phase system clock, the time interval or discernment between the edge portion of the first system clock and the edge portion of the second system clock is insufficient or not at all. In this case, the digital system malfunctions.

상기 제1시스템클럭에 의해 이루어지는 동작과 제2시스템클럭에 의해 이루어지는 동작이 서로 독립적인 경우라면 클럭에지간의 분별이 문제가 되지 않으나, 상기 두개의 시스템클럭에 의한 동작이 서로 관련이 있는 경우에 있어서는 제1시스템클럭과 제2시스템클럭이 겹쳐지는(overlapped) 부분에서 제1시스템클럭과 제2시스템클럭의 동작이 동시에 이루어짐으로써, 시스템클럭간의 관계가 깨어져 결국 시스템의 오동작을 유발시키게 된다.If the operation performed by the first system clock and the operation performed by the second system clock are independent of each other, discrimination between clock edges is not a problem. However, when the operations performed by the two system clocks are related to each other, Since the operation of the first system clock and the second system clock is simultaneously performed at an overlapped portion of the first system clock and the second system clock, the relationship between the system clocks is broken and eventually causes a malfunction of the system.

따라서 본 발명의 목적은 2이상 시스템클럭을 사용하는 디지탈시스템에 있어서 제1시스템클럭 및 제2시스템간의 동작타이밍관계를 명확히 하여 시스템의 오동작을 방지할 수 있는 시스템클럭발생회로를 제공함에있다.Accordingly, an object of the present invention is to provide a system clock generation circuit capable of preventing a malfunction of a system by clarifying an operation timing relationship between a first system clock and a second system in a digital system using two or more system clocks.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 시스템클럭 발생회로는 서로다른 펄스폭과 주기를 가지는 신호를 출력하는 2개의 플립플럽과 의부에서 인가되는 기준클럭과 리세트클럭을 사용하여, 상기 플립플럽의 출력신호와 기준클럭의 제어에 의해 시스템클럭동기 신호를 만들고, 상기 시스템클럭동기신호와 상기 플립플럽의 출력신호를 논리게이트로 조합하여 충분한 클럭에지간격을 가지는 제1 및 제2시스템클럭을 발생하는 회로임을 특징으로 한다.In order to achieve the object of the present invention, the system clock generation circuit of the present invention uses two flip-flops for outputting signals having different pulse widths and periods, and reference clocks and reset clocks applied from the flip-flops. A system clock synchronizing signal is generated by controlling the output signal of the flop and the reference clock. The system clock synchronizing signal and the output signal of the flip flop are combined into logic gates to form first and second system clocks having sufficient clock edge intervals. Characterized in that the circuit is generated.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1(a)도는 본 발명의 시스템클럭발생회로에 사용되는 플립플럽의 상세회로도이며, 제1(b)도는 상기 플립플럽의 심볼회로도이다. 상기 제1(a)도에 도시된 바와 같이, 본 발명에서 사용되는 플립플럽(10)은 정출력신호(Q)와 부출력신호(

Figure kpo00002
)를 가지며, 기준클럭(C)에 의해 제어되고 상기 부출력신호(
Figure kpo00003
)를 데이타입력으로 하는 제1트랜스미션게이트(1)와, 리세트클럭(
Figure kpo00004
)과 상기 제1트랜스미션게이트(1)의 출력신호를 입력하는 제1낸드게이트(2)와, 제1낸드게이트(2)의 출력을 상기 제1트랜스미션게이트(1)의 출력단으로 반전출력하는 제1인버터(3)와, 기준클럭(C)에 의해 제어되고 상기 제1낸드 게이트(2)의 출력신호를 입력하여 상기 부출력신호(
Figure kpo00005
)를 출력하는 제2트랜스미션게이트(4)와, 상기 부출력신호(
Figure kpo00006
)를 반전시켜 상기 정출력신호(Q)를 출력하는 제2인버터(5)와, 리세트클럭(CE)과 상기 정출력신호(Q)를 입력하고 상기 부출력신호(
Figure kpo00007
)단자에 출력단이 접속된 제2낸드게이트(6)로 구성되어 있다. 여기서 상기 기준클럭(C,
Figure kpo00008
)과 리세트클럭(
Figure kpo00009
)은 외부에서 인가되는 제어신호들이다. 상기 제1(b)도는 하기하는 제2도의 회로도에서 상기 제1(a)도의 플립플럽을 상징적으로 나타낸다.FIG. 1 (a) is a detailed circuit diagram of a flip flop used in the system clock generating circuit of the present invention, and FIG. 1 (b) is a symbol circuit diagram of the flip flop. As shown in FIG. 1 (a), the flip-flop 10 used in the present invention has a positive output signal Q and a negative output signal (
Figure kpo00002
) Is controlled by the reference clock (C) and the negative output signal (
Figure kpo00003
) Is a first transmission gate (1) having a data input and a reset clock (
Figure kpo00004
) And a first NAND gate 2 for inputting an output signal of the first transmission gate 1, and an inverted output of the output of the first NAND gate 2 to an output terminal of the first transmission gate 1. The sub-output signal (1) is controlled by the inverter 3 and the reference clock C and the output signal of the first NAND gate 2 is inputted.
Figure kpo00005
And a second transmission gate 4 for outputting the sub output signal
Figure kpo00006
Inverting the second inverter (5) for outputting the positive output signal (Q), the reset clock (CE) and the positive output signal (Q) is inputted to the negative output signal (
Figure kpo00007
And a second NAND gate 6 having an output terminal connected to the terminal. Where the reference clock (C,
Figure kpo00008
) And reset clock
Figure kpo00009
) Are control signals applied from the outside. FIG. 1 (b) symbolically shows the flip flop of FIG. 1 (a) in the circuit diagram of FIG.

제2도는 본 발명의 시스템클럭발생회로도이다.2 is a system clock generation circuit diagram of the present invention.

본 발명에 따른 시스템클럭발생회로는 상기 제2도에 도시된 바와같이 기준클럭(C,

Figure kpo00010
)과 리세트클럭(
Figure kpo00011
)을 입력하여 정출력신호(Q1) 및 부출력신호(
Figure kpo00012
1)를 출력하는 제1플립플럽(10)과, 상기 리세트클럭(
Figure kpo00013
)과 함께 상기 제1플립플럽(10)의 정 및 부출력신호(Q1,
Figure kpo00014
)를 각각 기준클럭(C2,
Figure kpo00015
)으로 입력하여 정 및 부출력신호(Q2,
Figure kpo00016
)를 출력하는 제2플립플럽(20)과, 상기 제1플립플럽(10)이 정출력신호(Q)를 입력하고 상기 기준클럭(C,
Figure kpo00017
) 및 리세트클럭(
Figure kpo00018
)에 의해 제어되어 시스템클럭동기신호(Qs)를 출력하는 시스템클럭동기수단(30)과, 상기 제2플립플럽(20)의 정 및 부출력신호(Q2,
Figure kpo00019
)와 상기 시스템클럭동기수단(30)의 출력신호인 시스템클럭동기신호(Qs)를 입력하여 제1시스템클럭(
Figure kpo00020
1) 및 제2시스템클럭(
Figure kpo00021
1)을 출력하는 시스템클럭출력회로(40)로 구성되어 있다. 여기서 상기 제1 및 제2플립플럽(10)(20)은 전기한 제1(a)도에 도시된 플립플립(10)과 동일한 구성을 가지고 있으며, 기준클럭(
Figure kpo00022
)는 인버터(11)에 의해 기준클럭(C)가 반전된 신호이다.The system clock generation circuit according to the present invention has a reference clock (C, as shown in FIG. 2).
Figure kpo00010
) And reset clock
Figure kpo00011
), The positive output signal Q 1 and the negative output signal (
Figure kpo00012
1 ) the first flip flop 10 for outputting the reset clock (
Figure kpo00013
) Together with the positive and negative output signals Q 1 , of the first flip flop 10.
Figure kpo00014
) To the reference clock (C 2 ,
Figure kpo00015
To the positive and negative output signals (Q2,
Figure kpo00016
The second flip flop 20 for outputting the first flip flop 10 and the first flip flop 10 input a positive output signal Q and the reference clock C,
Figure kpo00017
) And reset clock (
Figure kpo00018
Is controlled by the system clock synchronous means (30) and outputs the system clock synchronous signal (Q s ), and the positive and negative output signals (Q 2 ,) of the second flip flop (20)
Figure kpo00019
) And a system clock synchronous signal Q s which is an output signal of the system clock synchronous means 30 to input the first system clock (
Figure kpo00020
1 ) and the second system clock (
Figure kpo00021
1 ) a system clock output circuit 40 for outputting. Here, the first and second flip flops 10 and 20 have the same configuration as the flip flip 10 shown in FIG. 1A, and the reference clock (
Figure kpo00022
Is a signal in which the reference clock C is inverted by the inverter 11.

상기 시스템클럭동기수단(30)은 제1플립플럽(10)의 정출력신호(Q1)를 입력하고 기준클럭(C)에 의해 제어되는 트랜스미션게이트(12)와, 리세트클럭(

Figure kpo00023
)과 상기 트랜스미션게이트(12)의 출력신호를 입력하는 2입력낸드게이트(13)와, 상기 2입력낸드게이트(13)의 출력신호를 반전시켜 상기 시스템클럭동기신호(Qs)를 출력하는 출력인버터(14)와, 리세트클럭(
Figure kpo00024
)에 의해 제어되어 상기 2입력낸드게이트(13)의 출력신호를 상기 트랜스미션게이트(12)의 출력단으로 반전출력하는 궤환인버터(15)로 구성되어 있다.The system clock synchronous means (30) inputs a constant output signal (Q 1 ) of the first flip flop (10) and is controlled by a reference clock (C) and a reset clock (
Figure kpo00023
) And an output for outputting the system clock synchronous signal Q s by inverting the output signal of the two-input NAND gate 13 for inputting the output signal of the transmission gate 12 and the two-input NAND gate 13. Inverter 14 and reset clock (
Figure kpo00024
And a feedback inverter 15 for inverting and outputting the output signal of the two input NAND gates 13 to the output terminal of the transmission gate 12.

상기 시스템클럭출력회로(40)는 상기 시스템클럭동기신호(Qs)를 공통으로 입력하고 상기 제2플립플럽(20)의 정 및 부출력신호(Q2)(

Figure kpo00025
)를 각각 입력하여 낸드게이트(16,18)와, 상기 낸드게이트(16,18)의 출력신호를 반전시켜 각각 제1시스템클럭(
Figure kpo00026
1) 및 제2시스템클럭(
Figure kpo00027
2)을 최종출력하는 인버터(17,19)로 구성되어 있다.The system clock output circuit 40 inputs the system clock synchronous signal Q s in common and the positive and negative output signals Q 2 of the second flip flop 20 (
Figure kpo00025
) Are respectively inputted to invert the output signals of the NAND gates 16 and 18 and the NAND gates 16 and 18, respectively.
Figure kpo00026
1 ) and the second system clock (
Figure kpo00027
2 ) is composed of inverters 17 and 19 for final output.

제3도는 상기 제2도의 시스템클럭발생회로의 동작에 따른 각 신호들의 파형을 나타낸 것으로서, 상기 제3에서 참조문자(a)는 기준클럭(C)를 나타내며, (b)는 상기 기준클럭(C)과 반대논리를 가지는 기준클럭(

Figure kpo00028
)을, (c) 및 (d)는 각각 제1플립플럽(10)의 정 및 부출력신호(Q1) 및 (
Figure kpo00029
)을, (e)는 시스템클럭동기신호(Qs)를,(f) 및 (g)는 각각 제2플립플럽(20)의 정 및 부출력신호(Q2) 및 (
Figure kpo00030
)를 나타내고, 참조문자(h) 및 (i)는 각각 제1 및 제23시스템클럭(
Figure kpo00031
1) 및 (
Figure kpo00032
2) 를 각각 나타낸다.FIG. 3 shows waveforms of signals according to the operation of the system clock generation circuit of FIG. 2. In FIG. 3, a reference letter (a) represents a reference clock (C), and (b) represents the reference clock (C). Reference clock with opposite logic
Figure kpo00028
) And (c) and (d) are the positive and negative output signals Q 1 and ( 1 ) of the first flip flop 10, respectively.
Figure kpo00029
), (E) denotes the system clock synchronous signal (Q s ), (f) and (g) denote the positive and negative output signals (Q 2 ) and (of the second flip flop (20), respectively.
Figure kpo00030
) And reference characters h and i denote first and twenty-third system clocks, respectively.
Figure kpo00031
1 ) and (
Figure kpo00032
2 ) are respectively shown.

상기 제3도의 참조문자들은 하기하는 본 발명의 동작설명에서 적절하게 참조될 것이다. 그러면 상기 제1(a)도 내지 제3도의 파형도를 참조하여 본 발명에 따른 시스템클럭발생회로의 동작을 상세히 설명한다.Reference characters in FIG. 3 will be appropriately referred to in the following description of the operation of the present invention. Next, the operation of the system clock generation circuit according to the present invention will be described in detail with reference to the waveform diagrams of FIGS. 1 (a) to 3.

먼저 제1(a)도의 회로에서 제1 및 제2낸드게이트(2)(6)의 일입력이 되는 리세트클럭(

Figure kpo00033
)은 "하이"상태로 인에이블된 상태이다. 그리고 제1낸드게이트(2) 및 제1인버터(3)와 제2낸드게이트(6) 및 제2인버터(5)는 각각 래치형태로 구성이 되어 있기 때문에, 제1트랜스미션게이트(1)를 제어하는 기준클럭(C)이 "로우"상태가 되었을때 이전상태의 부출력신호(
Figure kpo00034
)가 데이타로서 입력되어 있다가 제2트랜스미션게이트(4)를 제어하는 기준클럭(C)이 "하이"상태로 되면 정 및 부출력신호가 출력된다.First, the reset clock serving as one input of the first and second NAND gates 2 and 6 in the circuit of FIG.
Figure kpo00033
) Is enabled in the "high" state. Since the first NAND gate 2, the first inverter 3, the second NAND gate 6, and the second inverter 5 are each configured in a latch form, the first transmission gate 1 is controlled. When the reference clock (C) becomes "low" state, the negative output signal (
Figure kpo00034
) Is input as data, and the positive and negative output signals are output when the reference clock C controlling the second transmission gate 4 becomes "high".

만약 이전의 상기 부출력신호 (

Figure kpo00035
)가 "로우"상태이면 기준클럭(C)이 "로우"이면 상기 "로우"상태의 부출력신호는 "하이"상태로서 제 2트랜스미션게이트(4)의 입력단에 나타남과 동시에, 제1낸드게이트(2)와 제1인버터(3)로 이루어지는 래치루우프에 의해 상기 "하이"상태의 신호는 제1트랜스미션게이트(1)의 출력상태가 변하지 않는 한(또는 상기 부출력신호의 상태가 변하지 않는 한)계속 그 상태를 유지한다. 그후 제2트랜스미션게이트(4)의 기준클럭(C)이 "하이"상태로 되었을때, 부출력신호(
Figure kpo00036
)는 "하이"상태가 되고 정출력신호(Q)가 "로우"상태로 출력된다. 즉 제3도의 파형도에 도시된 바와 같이, 제2도의 제1플립플럽(10)의 정 및 부출력신호(c)(d)는 각각 기준클럭(a)(b)가 2분주된 신호임을 알 수 있다.If the previous negative output signal (
Figure kpo00035
When the reference clock (C) is "low" when the "low" state, the negative output signal of the "low" state appears as the "high" state at the input terminal of the second transmission gate 4, and at the same time, the first NAND gate The signal of the "high" state is obtained by the latch loop composed of (2) and the first inverter 3 as long as the output state of the first transmission gate 1 does not change (or the state of the sub output signal does not change). Continue to stay that way. After that, when the reference clock C of the second transmission gate 4 is in the "high" state, the negative output signal (
Figure kpo00036
) Becomes a "high" state, and the constant output signal Q is output in a "low" state. That is, as shown in the waveform diagram of FIG. 3, the positive and negative output signals (c) (d) of the first flip flop 10 of FIG. 2 are signals divided by two reference clocks (a) and (b), respectively. Able to know.

상기 제1플립플럽(10)의 정 및 부출력신호(Q1,

Figure kpo00037
)를 각각 기준클럭(C2,
Figure kpo00038
)으로 입력하는 제2플립플럽(20)의 정 및 부출력신호(Q2,
Figure kpo00039
)는 상기 제1플립플럽(10)의 정 및 부출력신호(c)(d)의 2분주된 신호로서 출력된다(f) (g).Positive and negative output signals Q 1 of the first flip flop 10,
Figure kpo00037
) To the reference clock (C 2 ,
Figure kpo00038
Positive and negative output signals Q 2 ,
Figure kpo00039
Is output as two divided signals of the positive and negative output signals (c) and (d) of the first flip flop (f) (g).

한편, 상기 제1플립플럽(10)의 정출력신호(Q1)를 입력하는 시스템클럭동기수단(30)의 트랜스미션게이트(12)는 기준클럭(C)이 "하이"상태가 될 때, 2입력낸드게이트(13)의 일입력으로 인가되어 출력인버터(14)를 통하여 시스템클럭동기신호(Qs)가 출력되도록 한다(e), 즉 상기 시스템클럭동기신호(e)는 상기 제1플립플럽(10)의 정출력 신호(c)가 기준클럭(a)의 트랜스미션게이트(12)에 대한 주기적인 게이팅동작에 의해 출력되는 신호이므로, 상기 제1플립플럽(10)의 정출력신호(c)가 기준클럭(a)의 펄스폭만콤 쉬프트(shift)된 신호가 되는 것이다. 그래서 상기 시스템클럭동기신호(e)는 시스템클럭출력회로(40)의 낸드게이트(16) 및 (18)에 공통입력되고, 상기 낸드게이트(16)(18)의 일입력으로 각각 입력되는 제2플립플럽(20)의 정 및 부출력신호(Q2,Q2)가 "하이"상태일때, 각각 인버터(17) 및 (19)를 통하여 제1시스템클럭(

Figure kpo00040
1)과 제2시스템클럭(
Figure kpo00041
2)을 출력한다. 상기 제1 및 제2시스템클럭(h)(i)은, 제3도의 파형도에 나타난 바와 같이, 각각 상기 제2플립플럽(20)의 정 및 부출력신호(f)(g)가 "하이"상태인 동안에 상기 신호(f)(g)에 비해 1/2펄스폭을 가지는 상기 시스템 클럭동기신호(e)에 의해 동기 되어 "로우"에서 "하이"로, 또는 "하이"에서 "로우"상태로 구동되기 때문에, 시스템클럭간의 시간간격이 충분히 유지되어 있음을 알 수 있다.On the other hand, the transmission gate 12 of the system clock synchronous means 30 for inputting the positive output signal Q 1 of the first flip flop 10, when the reference clock (C) is in the "high" state, 2 It is applied to one input of the input NAND gate 13 so that the system clock synchronous signal Q s is output through the output inverter 14 (e), that is, the system clock synchronous signal e is the first flip flop. Since the constant output signal c of 10 is a signal outputted by a periodic gating operation with respect to the transmission gate 12 of the reference clock a, the constant output signal c of the first flip flop 10 is output. Is a signal shifted only by the pulse width of the reference clock (a). Thus, the system clock synchronous signal e is commonly input to the NAND gates 16 and 18 of the system clock output circuit 40 and is respectively input to one input of the NAND gates 16 and 18. When the positive and negative output signals Q 2 and Q 2 of the flip flop 20 are in the "high" state, the first system clock (through the inverters 17 and 19, respectively)
Figure kpo00040
1 ) and the second system clock (
Figure kpo00041
2 ) As shown in the waveform diagram of FIG. 3, the first and second system clocks (h) (i) have the positive and negative output signals (f) (g) of the second flip flop 20, respectively, high. &Quot; low " to " high " or " high " to " low " Since it is driven in the state, it turns out that the time interval between system clocks is fully maintained.

상술한 바와 같이 본 발명은 서로다른 위상을 가지는 두개의 시스템 클럭을 발생하는 회로에 있어서, 상기 두개의 시스템클럭, 즉 제1시스템 클럭 및 제2시스템클럭간의 펄스구동타이밍을 충분히 분리시켜 줌으로써, 시스템클럭간의 타이밍중복에 의한 디지탈시스템의 오동작을 방지하는 이점이 있다.As described above, the present invention provides a system for generating two system clocks having different phases by sufficiently separating the pulse driving timing between the two system clocks, that is, the first system clock and the second system clock. There is an advantage of preventing malfunction of the digital system due to timing overlap between clocks.

Claims (4)

디지탈시스템의 시스템클럭발생회로에 있어서, 리세트클럭 및 서로다른 논리상태를 가지는 두개의 기준클럭에 의해 제어되고 정 및 부출력신호단을 가지며 입력단이 상기 부출력단과 연결된 제1신호발생수단(10)과, 상기 제1플립플럽(10)의 정 및 부출력신호와 상기 리세트클럭에 의해 제어되고 정 및 부출력신호단을 가지며 입력단이 상기 부출력신호단과 연결된 제2신호발생수단(10)과, 상기 기준클럭에 의해 제어되고 상기 제1플립플럽(10)의 정출력신호와 상기 리세트클럭을 입력하여 시스템클럭동기신호를 출력하는 시스템클럭동기수단(30)과, 상기 제2플립플럽(20)과 시스템클럭동기수단(30)의 출력을 입력하여 제1 및 제2시스템클럭을 출력하는 시스템클럭출력회로(40)로 구성됨을 특징으로 하는 시스템클럭발생회로.In a system clock generating circuit of a digital system, the first signal generating means (10) controlled by a reset clock and two reference clocks having different logic states, having positive and negative output signal terminals, and an input terminal connected to the negative output terminal (10). And second signal generating means (10) controlled by the positive and negative output signals of the first flip flop (10) and the reset clock and having positive and negative output signal terminals, and having an input terminal connected to the negative output signal terminals. And a system clock synchronous means 30 which is controlled by the reference clock and inputs a constant output signal of the first flip flop 10 and the reset clock to output a system clock synchronous signal, and the second flip flop. And a system clock output circuit (40) for inputting the output of the system clock synchronous means (30) and outputting the first and second system clocks. 제1항에 있어서, 상기 제1 및 제2신호발생수단(10)(20)이 상기 기준클럭에 의해 제어되고 부출력신호를 입력하는 제1트랜스미션게이트(1)와, 상기 트랜스미션게이트(1)의 출력과 상기 리세트클럭을 입력하는 제1낸드게이트(2)와, 기준클럭에 의해 제어되고 상기 제1낸드게이트(2)의 출력을 상기 제1트랜스미션게이트(2)의 출력단으로 반전출력하는 제1인버터(3)와, 기준클럭에 의해 제어되고 상기 제1낸드게이트(2)의 출력을 입력하여 부출력신호를 출력하는 제2트랜스미션게이트(4)와, 상기 제2트랜스미션게이트(4)의 출력을 반전하여 전출력신호를 출력하는 제2인버터(5)와, 상기 제2인버터(5)의 출력과 러세트클럭을 입력하여 상기 제2인버터(5) 입력단으로 출력하는 제2낸드게이트(6)로 구성된 플립플럽임을 특징으로 하는 시스템클럭발생회로 .2. The first transmission gate (1) according to claim 1, wherein said first and second signal generating means (10) and (20) are controlled by said reference clock and input a negative output signal, and said transmission gate (1). A first NAND gate 2 for inputting the output of the first clock and the reset clock, and an inverted output of the first NAND gate 2 controlled by a reference clock to an output terminal of the first transmission gate 2. A first transmission (3), a second transmission gate (4) controlled by a reference clock and inputting an output of the first NAND gate (2) to output a negative output signal, and the second transmission gate (4). The second inverter 5 which inverts the output of the second inverter 5 and outputs the entire output signal, and the second NAND gate which inputs the output of the second inverter 5 and the reset clock to the input terminal of the second inverter 5. System clock generation circuit characterized in that the flip-flop consisting of (6). 제1항에 있어서, 상기 시스템클럭동기수단(30)이 상기 제1신호발생수단(10)의 정출력신호를 입력하고 상기 기준클럭에 의해 제어되는 트랜스미션게이트(12)와, 상기 트랜스미션게이트(12)의 출력과 상기 리세트클럭을 입력하는 2입력낸드게이트(13)와, 상기 2입력낸드게이트(13)의 출력을 반전하여 시스템클럭동기신호를 출력하는 출력인버터(14)와, 상기 2입력낸드게이트(13)의 출력을 상기 트랜스미션게이트(12)의 출력단으로 반전시키는 궤환인버터(15)로 구성됨을 특징으로 하는 시스템클럭발생회로.The transmission device according to claim 1, wherein the system clock synchronous means (30) inputs a constant output signal of the first signal generating means (10) and is controlled by the reference clock. 2 input NAND gate 13 for inputting the output of the reset clock and the reset clock, an output inverter 14 for outputting a system clock synchronous signal by inverting the output of the 2 input NAND gate 13, and the 2 inputs. And a feedback inverter (15) for inverting the output of the NAND gate (13) to the output terminal of the transmission gate (12). 제1항에 있어서, 상기 시스템클럭출력회로(40)가 상기 시스템클럭동기수단(30)의 출력인 시스템클럭동기신호를 공통으로 입력하고 상기 제2신호발생수단(20)의 정출력신호와 부출력신호를 각각 입력하는 2입력낸드게이트(16)(18)와, 상기 2입력낸드게이트(16)(18)의 출력을 각각 반전시켜 제1 및 제2시스템클럭을 각각 출력하는 인버터(17)(19)로 구성됨을 특징으로 하는 시스템클럭발생회로.2. The system clock output circuit (40) according to claim 1, wherein the system clock output circuit (40) inputs a system clock synchronous signal which is an output of the system clock synchronous means (30) in common, and outputs a negative output signal and a negative output signal of the second signal generating means (20). Inverters 17 for outputting the first and second system clocks respectively by inverting the outputs of the two input NAND gates 16 and 18 for inputting output signals, respectively, and the outputs of the two input NAND gates 16 and 18, respectively. System clock generation circuit, characterized in that consisting of (19).
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