Claims (5)
64비트 프로세서인 중앙처리장치(10)로 부터 제공되는 데이타를 기록 및 기록된 그래픽데이타를 출력하는 프레임메모리(40)와, 상기 중앙처리장치(10)로 부터 제공되는 소정비트의 어드레스를 받아서 상기 프레임메모리(40)의 어드레스단자로 제공하는 제1어드레스 버퍼(30)와, 어드레스디코더(20)와, CRT인터페이스회로의 제반 기능을 제어하는 CRT콘트롤러(80)와, 이 CRT 콘트롤러(80)로 부터 제공되는 소정의 어드레스를 받아서 상기 어드레스단자에 공통으로 제공하는 제2어드레스버퍼(90) 및 상기 비데오신호변환기(50)의 입출력동작을 제어하는 신호와 사기 프레임메모리(40)의 인에이블 단자로 제공되는 신호 및 프레임메모리(40)의 교번동기용 신호를 출력하는 CTR 타이밍 콘트롤러(106)를 포함하여 구성되는 CRT 디스플레이 인터페이스 장치에 있어서, 상기 중앙처리장치 (10) 와 상기 프레임메모리(40) 사이에 64비트 데이타 전송라인을 형성하는 64비트 데이타 버스와, 상기 중앙처리장치(10)로 부터 제공된 소정비트의 어드레스 신호를 제공받아서 설정된 디코딩에 따라 프레임메모리(40)의 실제 지정어드레스로 변환하기 위하여 디코딩된 어드레스 신호를 상기 제1어드레스 버퍼(30)로 제공토록 하는 어드레스 변환수단과, 상기 CRT 콘드롤러(80)로 부터 설정된 어드레스신호를 상기 제2어드레스버퍼(90)로제공하여 디스플레이의 1라인영역을 두번 스캐닝하는 어드레스 설정수단 및, 상기 CRT타이밍 콘트롤러(100)로 부터 제공된 교번동기용 신호를 입력하여 상기 프레임메모리(40)의 두 단위뱅크를 교번으로 동기시키는 교번동기수단으로 구성된 것을 특징으로 하는 디스플레이 인터페이스회로.A frame memory 40 for recording data provided from the central processing unit 10 which is a 64-bit processor and outputting the recorded graphic data, and receiving an address of a predetermined bit provided from the central processing unit 10, With the first address buffer 30 provided to the address terminal of the frame memory 40, the address decoder 20, the CRT controller 80 for controlling all functions of the CRT interface circuit, and the CRT controller 80. A signal to control input / output operations of the second address buffer 90 and the video signal converter 50 which are commonly provided to the address terminal by receiving a predetermined address provided from the A CRT display interface device comprising a CTR timing controller 106 for outputting a provided signal and an alternating synchronization signal of a frame memory 40. A 64-bit data bus that forms a 64-bit data transmission line between the processing device 10 and the frame memory 40, and a predetermined bit address signal provided from the central processing unit 10 according to the decoding set. Address converting means for providing a decoded address signal to the first address buffer 30 to convert the frame memory 40 into an actual designated address, and the address signal set from the CRT controller 80 to the first address. Two unit banks of the frame memory 40 by inputting address setting means for scanning the first line area of the display twice by providing the two address buffers 90 and alternating synchronization signals provided from the CRT timing controller 100. Display interface circuit comprising an alternating synchronization means for synchronizing the alternately.
제1항에 있어서, 어드레스변환수단은 상기 중앙처리장치(1)로 부터 제공된 어드레스를 가상 데이타로 하여 설정된 실제 데이타로 변환하는 어드레스 디코더(20)로 구성된 것을 특징으로 하는 디스플레이 인터페이스회로.The display interface circuit according to claim 1, wherein the address converting means comprises an address decoder (20) for converting an address provided from the central processing unit (1) into real data set as virtual data.
제1항에 있어서, 상기 프레임메모리(40)의 단위뱅크는 1메가 바이트로 구성된 것을 특징으로 하는 디스플레이 인터페이스회로.The display interface circuit of claim 1, wherein the unit bank of the frame memory is composed of 1 megabyte.
제1항에 있어서, 상기 어드레스설정수단은 상기 프레임메모리(40)로 부터 1라인 영역의 데이타를 두번 스캐닝할때 한번의 변환이 발생되게 설정된 9비트의 라스터 어드레스인 CRA1~CRA9신호를 상기 CRT콘트롤러(80)에서 출력되게 한 것을 특징으로 하는 디스플레이 인터페이스회로.2. The CRT of claim 1, wherein the address setting means receives a CRA1 to CRA9 signal, which is a 9-bit raster address, in which one conversion is generated when scanning data of one line area from the frame memory 40 twice. Display interface circuit characterized in that the output from the controller (80).
제1항에 있어서, 교번동기수단은 상호 일정하게 지연된 한쌍의 교번동기용 신호를 동시에 입력하여 상기 뱅크1과 뱅크2의 교번동기를 위한 타이밍을 갖는 신호를 발생하여 상기 각 단위뱅크내에 있는 시프트레지스터로 제공하는 앤드게이트(011)및 낸드게이트(102)로 구성된 것을 특징으로 하는 디스플레이 인터페이스회로.The shift register according to claim 1, wherein the alternating synchronizing means simultaneously inputs a pair of alternating synchronizing signals which are constantly delayed to generate a signal having a timing for alternating synchronizing of the bank 1 and the bank 2. Display interface circuit comprising an AND gate (011) and a NAND gate (102) provided to.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임※ Note: It is to be disclosed by the original application.