KR100252636B1 - 8x8 block address generating circuit for jpeg coding - Google Patents

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KR100252636B1
KR100252636B1 KR1019940017384A KR19940017384A KR100252636B1 KR 100252636 B1 KR100252636 B1 KR 100252636B1 KR 1019940017384 A KR1019940017384 A KR 1019940017384A KR 19940017384 A KR19940017384 A KR 19940017384A KR 100252636 B1 KR100252636 B1 KR 100252636B1
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이봉선
이재천
김근섭
이재호
Original Assignee
유무성
삼성항공산업주식회사
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Abstract

PURPOSE: An 8x8 block address generating circuit of a JPEG image compression is provided to economize the cost, to improve a data transmission speed, and to reduce a system size by transmitting an image data stored in a frame memory to an image compression chip. CONSTITUTION: A 13 bit horizontal counter(21) receives an A/D sampling clock and provides a horizontal address in units of the 8x8 block in order to read only valid data in a frame memory having a size of 1024x512. A 6 bit vertical counter(22) provides a vertical address in units of 8x8 block. A 2 input AND gate(G1) receives outputs(H11,H12) of 13 bit horizontal counter(21) and provides a clock signal of the 6 bit vertical counter(22) and a clear signal of 13 bit horizontal counter(21). A 4 input AND gate(G2) receives outputs(V2,V3,V4,V5) of the 6 bit vertical counter(22) and provides a clear signal of the 6 bit vertical counter(22).

Description

제이.피.이.쥐. 영상압축을 위한 8×8 블럭 어드레스 발생회로J. P. rat. 8 × 8 Block Address Generation Circuit for Image Compression

제1도는 JPEG 압축칩에서 라인 버퍼를 사용하여 데이타를 읽어 들이는 픽셀 인터페이스의 종래 기술 회로도이고,1 is a prior art circuit diagram of a pixel interface for reading data using a line buffer in a JPEG compression chip,

제2도는 이 발명의 실시예에 따라 JPEG 압축칩에서 라인버퍼 없이 데이타를 읽어 들일 수 있도록 한 8×8 블럭 어드레스 발생부의 회로도이고,2 is a circuit diagram of an 8 x 8 block address generator that reads data from a JPEG compression chip without a line buffer, according to an embodiment of the present invention.

제3도는 이 발명의 실시예에 따른 블럭 어드레스 발생부와 그 주변회로의 블럭 다이어그램이고,3 is a block diagram of a block address generator and a peripheral circuit according to an embodiment of the present invention.

제4도는 8×8 블럭 어드레스를 발생하여 데이타를 읽어 들이는 방법을 보여주는 도면이다.4 is a diagram showing a method of generating data by generating an 8x8 block address.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : 13비트의 수평 카운터부 22 : 6비트의 수직 카운터부21: 13-bit horizontal counter section 22: 6-bit vertical counter section

이 발명은 JPEG(Joint Photographic Experts Group)영상 압축을 위한 8×8 블럭 어드레스 발생회로에 관한 것으로서, 더욱 상세하게 말하자면 JPEG 영상 압축칩에서 프레임 메모리에 저장된 영상 데이타를 종래와 같이 라인 버퍼를 사용하지 않고 8×8 블럭별로 직접 읽어 들이기 위해 13비트의 수평 카운터부와 6비트의 수직 카운터부로 구성한 8×8 어드레스 발생 회로에 관한 것이다.The present invention relates to an 8 × 8 block address generation circuit for JPEG (Joint Photographic Experts Group) image compression. More specifically, the JPEG image compression chip does not use line buffers to store image data stored in frame memory as in the prior art. The present invention relates to an 8x8 address generation circuit composed of a 13-bit horizontal counter section and a 6-bit vertical counter section for direct reading by 8x8 blocks.

JPEG 영상 압축칩에서는 메모리 저장된 영상 데이타를 8×8 블럭씩 읽어들여 압축을 수행한다. 이를 위해 8×8로 어드레스를 발생할 수 있는 어드레스 발생회로가 필요하다.JPEG image compression chip performs compression by reading 8 × 8 blocks of image data stored in memory. For this purpose, an address generating circuit capable of generating an address at 8x8 is required.

이 발명에서는 768×480 크기의 영상 데이타에 대해 13비트의 수평 카운터부 및 6비트의 수직 카운터부를 사용하여 8×8 어드레스를 발생시킨다.In the present invention, an 8x8 address is generated for a 768x480 image data by using a 13-bit horizontal counter and a 6-bit vertical counter.

이하, 첨부된 도면을 참조로 하여 종래의 JPEG 압축칩에서 라인 버퍼를 사용하여 데이타를 읽어 들이는 픽셀 인터페이스 회로에 대하여 설명한다.Hereinafter, a pixel interface circuit for reading data using a line buffer in a conventional JPEG compression chip will be described with reference to the accompanying drawings.

제1도는 JPEG압축칩에서 라인 버퍼를 사용하여 데이타를 읽어 들이는 픽셀 인터페이스의 종래기술 회로도이다.1 is a prior art circuit diagram of a pixel interface for reading data using a line buffer in a JPEG compression chip.

제1도에 도시되어 있듯이 종래의 기술은, 768×480 크기의 영상데이타를 1024×512 크기의 프레임 메모리(13)에 저장한 후, 압축칩(11)으로 데이타를 읽어 들이기 위하여 8×8 블럭 어드레싱을 수행할 때 일반적으로 압축칩(11)으로부터 직접 어드레싱할 수 있도록 압축칩(11) 입력단에 라인 버퍼(12)를 둔다. 라인 버퍼(12)의 크기는 보통(라인당 픽셀수×8)의 사이즈를 갖는 에스램(SRAM)을 사용하고 있다.As shown in FIG. 1, the conventional technique stores 768x480 image data in a 1024x512 frame memory 13, and then uses 8x8 blocks to read data into the compression chip 11. When performing addressing, a line buffer 12 is generally placed at the input of the compression chip 11 so as to be directly addressed from the compression chip 11. The size of the line buffer 12 is usually SRAM (SRAM) having a size of (pixels per line x 8).

그러나 상술한 종래의 기술은 라인 버퍼를 사용하여 어드레스를 발생하기 위해서 프레임 메모리 이외에 라인 버퍼로 사용하기 위한 에스램(SRAM)을 부가해야 하므로 전체 시스템이 커질 뿐 아니라 비용도 그만큼 증가하게 되는 오버헤드가 발생한다는 단점이 있다.However, the above-described conventional technique requires adding an SRAM to be used as a line buffer in addition to the frame memory to generate an address using the line buffer, so that the overhead of not only increasing the overall system but also increasing the cost thereof is increased. The disadvantage is that it occurs.

따라서 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 것으로, 라인 버퍼를 사용하지 않고 직접 프레임 메모리로부터 데이타를 읽어 들일 수 있도록 13비트의 수평 카운터부(Application Specific Integrated Circuit; ASIC으로 설계)와 6비트의 수직 카운터부(ASIC으로 설계)로 구성한 8×8 블럭 어드레스 발생회로를 제공하는 데 있다.Accordingly, an object of the present invention is to solve the above-mentioned disadvantages, and includes a 13-bit horizontal counter unit (designed with an ASIC) so that data can be read directly from the frame memory without using a line buffer. The present invention provides an 8x8 block address generation circuit composed of a 6-bit vertical counter unit (designed by ASIC).

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은,As a means for achieving the above object, the configuration of the present invention,

1024×512의 크기를 갖는 프레임 메모리에서 유효한 데이타(768×480)만을 읽기 위해 8×8 블럭 단위로 수평 어드레스를 제공하는 13비트의 수평 카운터부와,A 13-bit horizontal counter unit for providing a horizontal address in 8x8 block units to read only valid data (768x480) from a frame memory having a size of 1024x512,

8블럭 단위로 수직 카운터부를 제공하는 6비트의 수직 카운터부와,A 6-bit vertical counter unit providing a vertical counter unit in units of 8 blocks;

13비트의 수평 카운터부에 클리어 신호를 제공하고 6비트의 수직 카운터부에 카운팅 클럭신호를 공급하는 2입력 앤드 게이트와,2 input and gates for providing a clear signal to the 13-bit horizontal counter and a counting clock signal to the 6-bit vertical counter;

그리고 6비트의 수직 카운터에 클리어 신호를 제공하는 4입력 앤드 게이트로 이루어진다.It consists of four input and gates that provide a clear signal to a six-bit vertical counter.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.With the above configuration, the most preferred embodiment which can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.

제2도는 이 발명의 실시예에 따라 JPEG압축칩에서 라인버퍼없이 데이타를 읽어들일 수 있도록 한 8×8 블럭 어드레스 발생부의 회로도이다.2 is a circuit diagram of an 8x8 block address generator that allows data to be read without a line buffer from a JPEG compression chip according to an embodiment of the present invention.

제2도에 도시되어 있듯이 이 발명의 실시예에 따른 구성은,As shown in FIG. 2, the configuration according to the embodiment of the present invention is

1024×512의 크기를 갖는 프레임 메모리에서 유효한 데이타(768×480)만을 읽기 위해 8×8 블럭단위로 수평 어드레스를 제공하는 13비트의 수평 카운터부(21)와,A 13-bit horizontal counter unit 21 for providing a horizontal address in 8x8 block units to read only valid data (768x480) from a frame memory having a size of 1024x512,

8×8 블럭 단위로 수직 어드레스를 제공하는 6비트의 수직 카운터부(22)와,A 6-bit vertical counter unit 22 for providing a vertical address in units of 8x8 blocks,

13비트의 수평 카운터부(21)의 출력 H11, H12를 받아 6비트의 수직 카운터부(22)의 클럭(CLK)신호를 제공하고 13비트의 수평 카운터부(21)의 클리어(CLR)신호를 제공하는 2입력 앤드 게이트(G1)와,It receives the outputs H11 and H12 of the 13-bit horizontal counter section 21, provides a clock (CLK) signal of the 6-bit vertical counter section 22, and provides a clear (CLR) signal of the 13-bit horizontal counter section 21. Two input and gate G1 provided,

6비트의 수직 카운터부(22)의 출력 V2, V3, V4, V5를 받아 6비트의 수직 카운터부(22)의 클리어(CLR)신호를 제공하는 4입력 앤드 게이트(G2)로 이루어진다.A 4-input end gate G2 receives the outputs V2, V3, V4, V5 of the 6-bit vertical counter section 22 and provides a clear (CLR) signal of the 6-bit vertical counter section 22.

A18-A0는 프레임 메모리 어드레스이다.A18-A0 is a frame memory address.

상기한 구성에 의한, 이 발명의 실시예에 따른 작용은 다음과 같다.With the above configuration, the operation according to the embodiment of the present invention is as follows.

8×8 블럭 어드레스를 발생시키기 위해서는 제4도와 같은 방법으로 데이타를 읽어 들여야 한다.To generate an 8x8 block address, data must be read in the same manner as in FIG.

한 개의 블럭은 8×8, 즉 64개의 픽셀로 구성된다.One block is composed of 8x8, or 64 pixels.

제4도와 같은 방법으로 어드레스를 발생시키기 위하여, 13비트의 수평카운터부(21)와 6비트의 수직 카운터부(22)를 사용하여 그 출력을 각 어드레스 라인과 다음과 같이 연결해준다.In order to generate an address in the same manner as in FIG. 4, a 13-bit horizontal counter 21 and a 6-bit vertical counter 22 are used to connect the output to each address line as follows.

t1t1

이와 같은 연결을 이용하여 첫 번째 8×8블럭에 대한 어드레스는 13비트의 수평 카운터부(21)의 출력 H0, H1, H2에 의해 수평방향으로 0-7까지의 8개 데이타에 대한 어드레스가 발생되고, 그 다음 어드레스는 13비트의 수평 카운터부(21)의 H3이 A10에 연결되어 1024(400H)가 된다. 이 어드레스는 수직방향 두 번째 라인의 첫 번째 픽셀의 어드레스가 되고 같은 방법으로 두 번째 라인의 8개 데이타에 대한 어드레스가 발생되면 그 다음 어드레스는 세번째 라인의 첫 번째 픽셀(어드레스 800H)로 점프하는 식을 하여 첫 번째 8×8블럭에 대한 어드레스가 발생된다.By using this connection, the address for the first 8x8 block is generated by the outputs H0, H1, and H2 of the 13-bit horizontal counter unit 21. The next address is 1024 (400H), where H3 of the 13-bit horizontal counter portion 21 is connected to A10. This address becomes the address of the first pixel of the second vertical line, and if an address is generated for eight data of the second line in the same way, the next address jumps to the first pixel of the third line (address 800H). To generate the address for the first 8x8 block.

더 상세하게 설명하면,In more detail,

13비트의 수평 카운터부(21)는 프레임 메모리 앞단에서 아날로그 영상 데이타를 디지탈 8비트 데이타로 샘플링할 때 사용되는 A/D샘플링 클럭을 카운팅 클럭(CLK) 신호로 받아 수평방향으로 8×8블럭단위로 96번 어드레싱하여 768×8 크기만큼의 데이타를 지정하는 카운터로 동작하고, 6비트의 수직 카운터부(22)는 2입력 앤드 게이트(G1)로부터 카운팅 클럭(CLK)을 받아 수직방향으로 768×8 단위로 60번 어드레싱하여 768×480크기 만큼의 데이타를 지정하는 카운터로 동작하고, 2입력 앤드 게이트(G1)는 8번째 라인의 768번째 픽셀에 대한 어드레싱이 끝나면(일반적인 어드레스는 1EFFH에서 1F00H로, 13비트의 수평 카운터 출력 H12-H0은 17FFH로에서 1800H로 변한다.) 다음 어드레스는 9번째 라인의 첫 번째 픽셀에 대한 어드레스(2000H)가 발생되어야 하므로 13비트의 수평 카운터부(21)의 H11, H12 두 비트를 AND하여 그 출력을 6비트의 수직 카운터부(22)의 카운팅클럭(CLK)신호로 사용(V0=A13=1)하고 동시에 13비트의 수평 카운터부(21)의 클리어(CLR)신호로 사용(H0∼H12=A0∼A12=0)하도록 작동하고, 4입력 앤드게이트(G2)는 수직방향으로 8블럭씩 데이타를 읽어 가다가 수직 라인 480에서 481로 변할 때 V5-V0값이 3BH에서 3CH로 변하게 되므로 다시 첫라인을 지정하기 위해 6비트의 수직 카운터부(22) 출력 상위 4비트 V2-V5를 AND하여 그 출력을 6비트 수직 카운터(22)의 클리어(CLR)신호로 사용(V0∼V5=A13∼A18=0)하도록 작동한다.The 13-bit horizontal counter unit 21 receives an A / D sampling clock, which is used to sample analog image data into digital 8-bit data at the front of the frame memory, as a counting clock (CLK) signal. It operates as a counter addressing data as much as 768 x 8 by 96 addressing. The 6-bit vertical counter section 22 receives the counting clock CLK from the two input and gate G1 and 768 x in the vertical direction. It operates as a counter that assigns data as much as 768 × 480 size by addressing 60 times in 8 units, and the 2 input and gate (G1) is finished addressing the 768th pixel of the 8th line (the general address is 1EFFH to 1F00H). The 13-bit horizontal counter output H12-H0 changes from 17FFH to 1800H.) Since the address (2000H) for the first pixel of the ninth line must be generated, the 13-bit horizontal counter output The two bits H11 and H12 of (21) are ANDed, and their output is used as a counting clock (CLK) signal of the 6-bit vertical counter section 22 (V0 = A13 = 1), and at the same time, the 13-bit horizontal counter section 21 (H0 to H12 = A0 to A12 = 0), and the 4 input end gate (G2) reads data 8 blocks in the vertical direction and then changes from vertical line 480 to 481. Since the V5-V0 value changes from 3BH to 3CH, the upper 4 bits of the 6-bit vertical counter unit 22 output V2-V5 are ANDed to designate the first line, and the output is cleared by the 6-bit vertical counter 22 ( It operates to use as CLR) signal (V0 ~ V5 = A13 ~ A18 = 0).

결과적으로 카운터들은 다시 첫라인의 첫픽셀을 어드레싱 하도록 모두 클리어되고 이와 같은 방식으로 768×480의 새 데이타에 대해 반복하며 프레임 메모리에 있는 영상 데이타를 영상 압축칩으로 직접 전달한다.As a result, the counters are all cleared to address the first pixel of the first line again, repeating for 768 x 480 new data in this way and passing the image data in the frame memory directly to the image compression chip.

제3도는 이 발명의 실시예에 따른 8×8블럭 어드레스 발생회로와 그 주변 회로의 블럭 다이어 그램이다.3 is a block diagram of an 8x8 block address generation circuit and its peripheral circuits in accordance with an embodiment of the present invention.

제3도에 도시되어 있듯이,As shown in Figure 3,

JPEG압축/복원 시스템은 호스트 CPU(37)의 명령에 의해 비디오 소스(31)로부터 영상신호를 입력받아 이를 A/D(32)변환시킨 후 프레임 메모리(33)에 저장하고, 압축/복원칩(34)을 이용하여 프레임 메모리(33)에 저장된 영상 데이타를 압축하여 그 결과를 컴퓨터의 하드 디스크등의 기록매체(35)에 저장한 후 이를 다시 복원하여 디스플레이 장치 등으로 영상을 출력하는 장치이다. 여기에서 8×8 블럭 어드레스 발생회로(36)는 프레임 메모리(33)에 저장된 데이타를 압축/복원칩(34)내로 읽어 들이는데 사용된다.The JPEG compression / restoration system receives the video signal from the video source 31 by the command of the host CPU 37, converts it to A / D 32, and stores it in the frame memory 33, and compresses / restores the chip ( 34) is a device that compresses the image data stored in the frame memory 33, stores the result in a recording medium 35, such as a hard disk of a computer, and restores it again to output the image to a display device. Here, the 8x8 block address generation circuit 36 is used to read data stored in the frame memory 33 into the compression / restore chip 34.

이상에서와 같이 이 발명의 실시예에서,As described above, in the embodiment of the present invention,

프레임 메모리에 저장된 영상 데이타를 8×8 블럭 단위로 읽어들이는 모든 영상 압축/복원 시스템 내에서 라인 버퍼없이 프레임 메모리에서 영상 압축칩으로 직접 영상 데이타를 전달함으로서 비용 절약과 데이타 전송 속도 향상 및 시스템 사이즈를 줄이는 효과를 가진 JPEG영상 압축을 위한 8×8블럭 어드레스 발생회로를 제공할 수가 있다.In all image compression / restore systems that read image data stored in frame memory in 8 × 8 block units, image data is transferred directly from frame memory to image compression chip without line buffer, saving cost, improving data transfer speed and system size. It is possible to provide an 8x8 block address generation circuit for JPEG image compression with the effect of reducing the number of pixels.

이 발명의 이러한 효과는This effect of the invention

디지탈 스틸 카메라(Digital Still Camera), 화상 압축/복원기기 등의 분야에서 이용될 수 있다.It can be used in the field of digital still camera (Digital Still Camera), image compression / restorer and the like.

Claims (5)

1024×512의 크기를 갖는 프레임 메모리에서 유효한 데이타(768×480)만을 읽기 위해 8×8 블럭 단위로 수평 어드레스를 제공하는 13비트의 수평 카운터부와,A 13-bit horizontal counter unit for providing a horizontal address in 8x8 block units to read only valid data (768x480) from a frame memory having a size of 1024x512, 768×8 블럭 단위로 수직 어드레스를 제공하는 6비트의 수직 카운터부와,A 6-bit vertical counter that provides a vertical address in 768 x 8 blocks, 13비트의 수평 카운터부의 출력 H11, H12를 받아 6비트의 수직 카운터부의 클럭(CLK)신호를 제공하고 13비트의 수평 카운터부의 클리어(CLR)신호를 제공하는 2입력 앤드 게이트(G1)와,A two-input end gate G1 that receives the outputs H11 and H12 of the 13-bit horizontal counter part and provides a clock (CLK) signal of the 6-bit vertical counter part and provides a clear (CLR) signal of the 13-bit horizontal counter part; 6비트의 수직 카운터부의 출력 V2, V3, V4, V5를 받아 6비트의 수직 카운터부의 클리어(CLR)신호를 제공하는 4입력 앤드 게이트(G2)로 이루어지는 것을 특징으로 하는 JPEG 영상압축을 위한 8×8 블럭 어드레스 발생회로.8 × for JPEG image compression, characterized in that it consists of four input and gate (G2) receiving the outputs V2, V3, V4, V5 of the 6-bit vertical counter and providing a clear (CLR) signal of the 6-bit vertical counter. 8 block address generation circuit. 제1항에 있어서,The method of claim 1, 상기한 13비트의 수평 카운터부는, 프레임 메모리 앞단에서 아날로그 영상 데이타를 디지탈 8비트 데이타로 샘플링할 때 사용되는 A/D샘플링 클럭을 카운팅 클럭(CLK) 신호로 받아 수평방향으로 8×8 블럭단위로 96번 어드레싱하여 768×8 크기만큼의 데이타를 지정하는 카운터로 이루어지는 것을 특징으로 하는 JPEG 영상압축을 위한 8×8 블럭 어드레스 발생회로.The 13-bit horizontal counter unit receives an A / D sampling clock, which is used to sample analog image data into digital 8-bit data at the front end of the frame memory, as a counting clock (CLK) signal, in units of 8 × 8 blocks in the horizontal direction. An 8x8 block address generation circuit for JPEG image compression, comprising: a counter for addressing 96 times and specifying data as large as 768x8. 제1항에 있어서,The method of claim 1, 상기한 6비트의 수직 카운터부는, 2입력 앤드 게이트(G1)로부터 카운팅 클럭(CLK)을 받아 수직 방향으로 768×8 단위로 60번 어드레싱하여 768×480크기 만큼의 데이타를 지정하는 카운터로 이루어지는 것을 특징으로 하는 JPEG 영상압축을 위한 8×8 블럭 어드레스 발생회로.The 6-bit vertical counter unit comprises a counter that receives the counting clock CLK from the two input and gate G1 and addresses 60 times in units of 768 × 8 in the vertical direction to designate data as large as 768 × 480. An 8x8 block address generation circuit for JPEG image compression. 제1항에 있어서,The method of claim 1, 상기한 2입력 앤드 게이트(G1)는, 각 블럭의 8번째 라인의 768번째 픽셀에 대한 어드레싱이 끝나면 다음 어드레스는 다음 블럭의 첫 번째 픽셀에 대한 어드레스가 발생되도록 13비트의 수평 카운터부의 H11,H12 두 비트를 AND하여 그 출력을 6비트의 수직 카운터부의 카운팅 클럭(CLK)신호로 사용하고 동시에 13비트의 수평 카운터부의 클리어(CLR)신호로 사용(H0∼H12=A12=0)하도록 이루어진 것을 특징으로 하는 JPEG 영상압축을 위한 8×8 블럭 어드레스 발생회로.The two input and gate gates G1, H11, H12 of the 13-bit horizontal counter part are generated so that when the addressing for the 768th pixel of the eighth line of each block is completed, the next address is generated for the first pixel of the next block. AND the two bits and use the output as the counting clock (CLK) signal of the 6-bit vertical counter, and simultaneously use the clear (CLR) signal of the 13-bit horizontal counter (H0 to H12 = A12 = 0). 8x8 block address generation circuit for JPEG image compression. 제1항에 있어서,The method of claim 1, 상기한 4입력 앤드게이트(G2)는, 수직방향으로 8블럭씩 데이타를 읽어 가다가 수직 라인 480에서 481로 변할 때 V5-V0값이 3BH에서 3CH로 변하게 되므로 다시 첫라인을 지정하기 위해 6비트의 수직 카운터부 출력 상위 4비트 V2-V5를 AND하여 그 출력을 6비트 수직 카운터부의 클리어(CLR)신호로 사용(V0∼V5=A13∼A18=0)하도록 이루어진 것을 특징으로 하는 JPEG영상압축을 위한 8×8 블럭 어드레스 발생회로.The four input end gate G2 reads data 8 blocks in the vertical direction and changes the V5-V0 value from 3BH to 3CH when the data is changed from the vertical line 480 to 481. The high-order 4 bit V2-V5 of the vertical counter output is ANDed, and the output is used as a clear (CLR) signal of the 6-bit vertical counter (V0 to V5 = A13 to A18 = 0). 8 x 8 block address generation circuit.
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