KR100260889B1 - Circuit and method of generating addresses for processing 8 bit digital image signal - Google Patents
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Abstract
Description
제1도는 본 발명에 따른 8비트 디지털 영상 신호 처리용 어드레스 생성회로의 블록도이고,1 is a block diagram of an address generation circuit for processing 8-bit digital video signals according to the present invention;
제2도는 제1도의 멀티플렉스부의 세부 블록도이며,2 is a detailed block diagram of the multiplex part of FIG.
제3도는 제2도의 제1멀티플렉서의 실제 기호이다.3 is an actual symbol of the first multiplexer of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 수평 카운터부 2 : 수직 카운터부1: horizontal counter 2: vertical counter
3 : SRAM 선택 신호 발생부 4 : 멀티플렉서부3: SRAM select signal generator 4: Multiplexer
41 : 제1멀티플렉서 42 : 제2멀티플렉서41: first multiplexer 42: second multiplexer
본 발명은 8비트 단위로 디지털 영상 신호를 처리하기 위한 8비트 영상 신호 처리용 어드레스 생성 회로 및 방법에 관한 것으로, 상세하게는 영상의 압축, 복원시에 데이터를 SRAM으로부터 읽거나 쓰기 위해 필요한 8비트 영상 신호 처리용 어드레스 생성 회로 및 방법에 관한 것이다.The present invention relates to an address generation circuit and method for processing an 8-bit video signal for processing a digital video signal in 8-bit units. Specifically, 8-bit required for reading or writing data from an SRAM during compression and decompression of an image. An address generating circuit and method for image signal processing are provided.
영상 압축과 복원시 일반적으로 8x8 블록 데이터 단위로 데이터를 처리하기 때문에, 이에 알맞는 어드레스 생성 회로를 구현해야 하며, 이러한 어드레스 생성 회로는 영상 압축과 복원시 SRAM으로부터 데이터를 읽거나 쓸 경우 필요한 어드레스를 생성시키는 경우에 이용된다. 영상 압축과 복원시에 데이터 처리 형태는 8비트와 16비트가 있다.When compressing and restoring an image, data processing is usually performed in 8x8 block data units. Therefore, an address generation circuit suitable for this is implemented. Such an address generation circuit is required to read an address required when reading or writing data from an SRAM during image compression and restoration. It is used when generating. In image compression and decompression, there are 8 and 16 bits for data processing.
16비트로 디지털 데이터를 처리하는 경우 입출력되는 데이터 블록은 휘도 신호(Y)와 색 신호(C)가 동시에 입출력된다. 즉, 휘도 신호(Y) 8비트와 색 신호(C) 8비트가 입출력되어 처리되는 데이터 비트 단위는 16비트 단위가 된다. 이런 경우의 어드레스 생성 회로의 카운터 출력 연결 방법은 다음과 같다.When digital data is processed by 16 bits, the luminance signal Y and the color signal C are input and output simultaneously. That is, the data bit unit in which 8 bits of the luminance signal Y and 8 bits of the color signal C are inputted and processed is 16 bits. The counter output connection method of the address generation circuit in this case is as follows.
여기서 H0~H12 값은 수평 카운터 출력이고, V0~V5는 수직 카운터 출력이다. A0~A9는 SRAM의 수평 어드레스, A10~A18은 SRAM의 수직 어드레스이다.Where H0 ~ H12 values are horizontal counter outputs, and V0 ~ V5 are vertical counter outputs. A0 to A9 are horizontal addresses of the SRAM, and A10 to A18 are vertical addresses of the SRAM.
그러나 16비트로 데이터를 처리하는 어드레스 생성회로를 가지고는 8비트 영상 압축, 복원 IC를 제어할 수 없다. 따라서 새로운 어드레스 생성 회로를 사용해야 한다. 즉, 16비트의 경우는 Y,C 블록, 즉 휘도신호(Y)와 색 신호(C) 블록이 동시에 입출력되므로 8비트 영상 압축 IC 어드레스 생성 회로를 제어할 수 없다.However, an address generation circuit that processes data in 16 bits cannot control an 8-bit image compression and reconstruction IC. Therefore, a new address generation circuit must be used. That is, in the case of 16 bits, since the Y and C blocks, that is, the luminance signal Y and the color signal C block are simultaneously input and output, the 8-bit image compression IC address generation circuit cannot be controlled.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 영상의 압축, 복원시에 데이터를 SRAM으로부터 읽거나 쓰기 위해 8비트 단위로 디지털 영상 신호를 처리할 수 있는 8비트 영상 신호 처리용 어드레스 생성 회로 및 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention was devised to improve the above-mentioned problems. An address generation circuit for 8-bit image signal processing that can process a digital image signal in 8-bit units to read or write data from an SRAM during compression and restoration of an image. And to provide a method.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 8비트 영상 신호 처리용 어드레스 생성 회로는, 4개의 카운터를 사용하여 H0~H13의 카운트 값을 출력시키는 수평 어드레스 카운트 수단; 2개의 카운터를 사용하여 V0~V5의 카운트 값을 출력시키는 수직 어드레스 카운트 수단; 상기 수평 어드레스 카운트 수단의 카운트 값중 H7에 제어되어, H7이 0일 때는 Y 신호 저장 SRAM을, H7이 1일 때는 C 신호 저장 SRAM을 선택하도록 하는 SRAM 선택 신호 발생 수단; 그리고 상기 수평 어드레스 카운트 수단의 출력 카운트 값과 상기 수직 어드레스 카운트 수단의 출력 카운트 값을 인가받아 8x8 블록의 Y 신호 어드레스와 C 신호 어드레스를 발생시키는 멀티플렉싱 수단;을 구비하여 된 것을 특징으로 한다.In order to achieve the above object, an 8-bit image signal processing address generation circuit according to the present invention comprises: horizontal address counting means for outputting count values of H0 to H13 using four counters; Vertical address counting means for outputting a count value of V0 to V5 using two counters; An SRAM selection signal generating means controlled by H7 of the count values of the horizontal address counting means to select a Y signal storage SRAM when H7 is 0 and a C signal storage SRAM when H7 is 1; And multiplexing means for generating the Y signal address and the C signal address of the 8x8 block by receiving the output count value of the horizontal address counting means and the output count value of the vertical address counting means.
본 발명에 있어서, 상기 수평 어드레스 카운트 수단은 20MHz를 기본 클럭 주파수로 사용하는 것이 바람직하며, 상기 수직 어드레스 카운트 수단의 수직 카운터 클럭으로는 상기 수평 어드레스 카운트 수단의 카운트 값 중 H12 및 H13을 AND시킨 값을 사용하는 것이 바람직하며, 상기 멀티플렉싱 수단은 C 신호 어드레스를 상기 수평 어드레스 카운트 수단의 카운트 값 중 H6에 의해 Cb및 Cr신호로 나누는 것이 바람직하다.In the present invention, the horizontal address counting means preferably uses 20 MHz as the basic clock frequency, and the vertical counter clock of the vertical address counting means ANDs H12 and H13 among the count values of the horizontal address counting means. Preferably, the multiplexing means divides the C signal address into the C b and C r signals by H6 among the count values of the horizontal address counting means.
또한 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 8비트 영상 신호 처리용 어드레스 생성 방법은, A0-A9이 칼럼 어드레스이고, A10-A18은 로우 어드레스이며, CS는 액티브 로우일 때 칩을 선택하는 칩셀렉터 신호라 할 때, 8비트 단위로 데이터를 처리하는 수평 어드레스 카운트 수단의 출력 값 H0~H13과 수직 어드레스 카운트 수단의 출력 값 V0~V15를 다음과 같이 결선하여 어드레스를 발생시키는 것을 특징으로 한다.In addition, in order to achieve the above object, in the method for generating an 8-bit image signal processing address according to the present invention, A0-A9 is a column address, A10-A18 is a row address, and CS is an active low chip. The chip selector signal is characterized in that an address is generated by connecting the output values H0 to H13 of the horizontal address counting means for processing data in units of 8 bits and the output values V0 to V15 of the vertical address counting means as follows. .
첫째, 휘도 신호(Y)를 입출력 시킬 경우First, when the luminance signal (Y) input and output
둘째, 색 신호(C)를 입출력 시킬 경우Second, when inputting / outputting color signal (C)
본 발명에 있어서, 상기 H7은 SRAM chip select 신호로서, H7이 0일 때는 Y 신호 저장 SRAM을, 1일 때는 C 신호 저장 SRAM을 chip select하는 것이 바람직하며, 상기 C 신호는 다시 Cb및 Cr신호로 나누도록 하되, Cb신호 입출력일 경우는 H6이 0이되고, Cr신호 입출력일 경우는 H6이 1이 되도록 하는 것이 바람직하다.In the present invention, the H7 is a SRAM chip select signal, it is preferable to chip select the Y signal storage SRAM when H7 is 0, C signal storage SRAM when 1, the C signal is again C b and C r case but to divide a signal, input and output signal C b is one when H6 is a 0, C r signal output is preferably such that H6 is 1.
이하 도면을 참조하면서 본 발명에 따른 8비트 영상 신호 처리용 어드레스 생성 회로 및 방법을 설명한다.Hereinafter, an address generation circuit and method for 8-bit image signal processing according to the present invention will be described with reference to the drawings.
제1도는 본 발명에 따른 8비트 디지털 영상 신호 처리용 어드레스 생성 회로의 블록도이고, 제2도는 제1도의 멀티플렉스부의 세부 블록도이며, 제3도는 제2도의 제1멀티플렉서의 실제 기호이다. 먼저 제1도를 참조하면서 본 발명에 따른 8비트 디지털 영상 신호 처리용 어드레스 생성 회로의 구성을 살펴보면 다음과 같다.FIG. 1 is a block diagram of an address generation circuit for 8-bit digital video signal processing according to the present invention, FIG. 2 is a detailed block diagram of the multiplex section of FIG. 1, and FIG. 3 is an actual symbol of the first multiplexer of FIG. First, referring to FIG. 1, a configuration of an address generation circuit for 8-bit digital video signal processing according to the present invention will be described.
수평 어드레스 카운터부(1)는 4개의 카운터를 사용하여 H0~H13의 카운터 값을 출력시킨다. 기본 카운터 클럭으로는 영상 압축 IC의 기본 클럭인 20MHz를 사용한다.The horizontal address counter unit 1 outputs the counter values H0 to H13 using four counters. The default counter clock is 20MHz, which is the basic clock of the video compression IC.
수직 어드레스 카운터부(2)는 2개의 카운터를 사용하여 V0~V5의 카운터 값을 출력시킨다. 수직 카운터 클럭으로는 수평 어드레스 카운터 값 중 H12와 H13을 AND시킨 값을 사용한다.The vertical address counter 2 outputs the counter values V0 to V5 using two counters. As the vertical counter clock, a value obtained by ANDing H12 and H13 among the horizontal address counter values is used.
SRAM 선택 신호 발생부(3)는 수평 어드레스 카운터 값중 H7에 의해 제어되어, H7이 0일 때는 Y 신호 저장 SRAM을, H7이 1일 때는 C 신호 저장 SRAM을 선택한다.The SRAM selection signal generator 3 is controlled by H7 of the horizontal address counter values, and selects the Y signal storage SRAM when H7 is 0, and the C signal storage SRAM when H7 is 1. FIG.
멀터플렉서부(4)는 멀티플렉서로 이루어져 있어, Y 신호 어드레스와 C 신호 어드레스를 발생시킨다. 특히, C 신호 어드레스는 수평 어드레스 카운터 값 주 H6에 의해 Cb, Cr신호로 나누어진다.The multiplexer section 4 is composed of a multiplexer to generate a Y signal address and a C signal address. Specifically, the C signal address is divided into C b and C r signals by the horizontal address counter value Note H6.
이와 같이 구성된 8비트 디지털 영상 신호 처리용 어드레스 생성회로는, 16비트로 데이터를 처리하고 휘도 신호(Y)와 색 신호(C) 블록이 동시에 입력되는 종래와는 달리, 8비트로 데이터를 처리하고 휘도 신호(Y)와 색 신호(C) 블록 데이터가 Y0Y1Cb0Cr0Y2Y3Cb1Cr1.....순으로 입출력되도록 한다. 이는 16비트 어드레스 생성 회로를 가지고는 8비트로 데이터를 처리하는 영상 압축 IC를 구동할 수 없기 때문이다.The 8-bit digital image signal processing address generation circuit configured as described above processes data with 8 bits and processes the data with 8 bits and at the same time the luminance signal Y and the color signal C block are simultaneously input. (Y) and color signal (C) block data are input and output in the order of Y 0 Y 1 C b0 C r0 Y 2 Y 3 C b1 C r1 ..... This is because a 16-bit address generation circuit cannot drive an image compression IC that processes data in 8 bits.
여기서 Y0Y1Cb0Cr0Y2Y3Cb1Cr1.....순으로 8x8 블록이 처리되는 8비트 디지털 영상 신호 처리용 어드레스 생성 회로의 8x8 블록 데이터 입출력을 상세하게 살펴보면 다음과 같다.Where Y 0 Y 1 C b0 C r0 Y 2 Y 3 C b1 C r1 ..... The 8x8 block data input / output of the address generation circuit for 8-bit digital video signal processing in which 8x8 blocks are processed will be described in detail as follows. same.
8비트의 경우 SRAM으로부터 데이터를 읽거나 쓸 경우 Y 저장 SRAM과 C 저장 SRAM을 2블록 단위로 교대로 칩 실렉트(chip select)해야 한다. 즉, Y0Y1을 처리할 때는 Y 저장 SRAM을 선택하고, Cb0Cr0일 때는 C 저장 SRAM을 선택해야 한다.In the case of 8 bits, when selecting or reading data from the SRAM, chip selects of the Y storage SRAM and the C storage SRAM are alternately performed in units of two blocks. That is, the Y storage SRAM should be selected when processing Y 0 Y 1 , and the C storage SRAM should be selected when C b0 C r0 .
즉, 실제로 8비트로 데이터를 처리하는 영상 압축 IC의 경우, 앞서 설명한 바와 같이, 8x8 블록의 입출력 순서가 Y0Y1Cb0Cr0Y2Y3Cb1Cr1.....이 되므로, SRAM으로부터 휘도 신호(Y)와 색 신호(C)를 읽거나 쓸 경우 다음과 같이 수평 어드레스 카운터 출력(H0~H13)과 수직 어드레스 출력(V0~V5)을 결선시키면 된다. 여기서, A0~A9이 칼럼 어드레스이고, A10~A18은 로우 어드레스이며, CS는 액티브 로우일 때 칩을 선택하는 칩셀렉터 신호이다.That is, in the case of an image compression IC that actually processes data with 8 bits, as described above, the input / output order of the 8x8 block is Y 0 Y 1 C b0 C r0 Y 2 Y 3 C b1 C r1 ..... When reading or writing the luminance signal Y and the color signal C from the SRAM, the horizontal address counter outputs H0 to H13 and the vertical address outputs V0 to V5 may be connected as follows. Here, A0 to A9 are column addresses, A10 to A18 are row addresses, and CS is a chip selector signal for selecting a chip when it is active low.
1. 휘도 신호(Y)를 입출력 시킬 경우1. When inputting / outputting luminance signal (Y)
H7은 SRAM chip select 신호로서, H7이 0일 때는 Y 신호 저장 SRAM을, 1일 때는 C 신호 저장 SRAM을 chop select한다.H7 is an SRAM chip select signal. When H7 is 0, chop selects the Y signal storage SRAM and when 1 is the C signal storage SRAM.
2. 색 신호(C)를 입출력 시킬 경우2. When inputting / outputting color signal (C)
여기서 C 신호는 다시 Cb, Cr신호로 나누어 지는데, Cb신호 입출력일 경우는 H6이 0이되고, Cr신호 입출력일 경우는 H6이 1이 된다.The C signal is divided back to the C b, C r signal, when the output signal C b is a H6 is 0, if C r is the output signal 1 is H6.
위와 같이, 8비트로 디지털 영상 신호를 처리하기 위한 어드레스 생성 회로는 Semi-Asic Tool인 ALTERA를 사용하여 FPGA(field programmable gate array)로 구현되며, FPGA의 블록도는 제1도에 도시된 바와 같으며, 제2도의 멀티플렉서부의 세부 블록도를 참조하면서 그 구현 방법을 설명한다.As described above, an address generation circuit for processing a digital video signal with 8 bits is implemented as a field programmable gate array (FPGA) using ALTERA, a Semi-Asic Tool, and the block diagram of the FPGA is shown in FIG. The implementation method will be described with reference to the detailed block diagram of the multiplexer section in FIG.
수평 카운터(1)는 H0~H13까지 14비트로 구성된다. 16비트로 영상 데이터를 처리할 경우는 H0~H12까지 13비트 만이 필요하나, 8비트로 영상 데이터를 처리할 경우는 휘도 신호(Y)와 색 신호(C)를 교대로 선택해야 하므로 16비트에 비해 카운터를 2배 더 처리해야 한다.The horizontal counter 1 consists of 14 bits from H0 to H13. When processing image data with 16 bits, only 13 bits are required from H0 to H12.However, when processing image data with 8 bits, the luminance signal (Y) and the color signal (C) must be selected alternately. 2 times more.
수직 카운터(2)는 V0~V5까지 6비트로 구성된다.The vertical counter 2 consists of 6 bits from V0 to V5.
멀티플렉서부(4)는 제2도에 도시된 바와 같이, 제1멀티플렉서(41)와 제2멀티플렉서(42)로 구성된다.The multiplexer section 4 is composed of a first multiplexer 41 and a second multiplexer 42, as shown in FIG.
여기서 제1멀티플렉서(41)는 앞서 설명한 바와 같이, 휘도 신호(Y)와 색 신호(C)를 교대로 선택하기 위하여 구성된다. 즉, 수평카운터 출력 중 H7에 의해 Y, C가 결정되어 진다. H7이 0일 때는 Y신호가, H7이 1일 때는 C 신호가 선택된다.Here, the first multiplexer 41 is configured to alternately select the luminance signal Y and the color signal C as described above. That is, Y and C are determined by H7 of the horizontal counter output. When H7 is 0, the Y signal is selected. When H7 is 1, the C signal is selected.
제3도에 도시된 바와 같은 제1멀티플렉서(41)는 다음과 같이 동작한다.The first multiplexer 41 as shown in FIG. 3 operates as follows.
S가 0일 때는 A입력(A1~A4)가 C로 출력되고, S가 1일 때는 B입력(B1~B4)가 C로 출력된다. 그러므로 S가 0일 때 즉 H7이 0일 때는 Y신호가 선택되어야 하므로 A 입력에 연결된 H0, H1, H2, H6이 C로 출력되고 S가 1일 때 즉 H7이 1일 때는 색 신호(C)가 선택되어야 하므로 B입력에 연결된 H6, H0, H1, H2가 C로 출력된다. 즉, 다음과 같이 연결되어 있다.When S is 0, the A inputs A1 to A4 are output to C, and when S is 1, the B inputs B1 to B4 are output to C. Therefore, when S is 0, H7 is 0, Y signal should be selected, so when H0, H1, H2, H6 connected to A input is output as C and S is 1, when H7 is 1, color signal (C) Must be selected, so H6, H0, H1, H2 connected to B input are output to C. That is, they are connected as follows.
한편, 제2멀티플렉서(42)는 SRAM에 쓰여진 Y,C 데이터를 영상 압축과 복원을 하기 위하여 8비트로 처리하는 경우와 단지 SRAM에 Y,C 데이터를 읽거나 쓸 경우에 사용되는 인테레이스(interlace) 구성부를 선택해 준다.On the other hand, the second multiplexer 42 is an interlace used when processing Y and C data written in SRAM into 8 bits for image compression and decompression and when only reading or writing Y and C data into SRAM. Select the component.
다음으로 16비트에 비해 8비트인 영상 압축 IC를 사용할 경우의 특징을 살펴보면 다음과 같다.Next, the characteristics of the 8-bit image compression IC compared to 16-bit are as follows.
1. JPEG BASELINE 외에도 JPEG Lossless Compression and expansion을 이용할 수 있다.1. In addition to JPEG BASELINE, JPEG Lossless Compression and Expansion is available.
2. DMA/SLAVE bus interface2.DMA / SLAVE bus interface
3. Fast Preview option3.Fast Preview option
4. Bit rate control option4.Bit rate control option
앞서 설명한 8비트 디지털 영상 신호 처리용 어드레스 생성 장치는 디지털 스틸 카메라에 적용할 수 있다.The above-described address generator for processing 8-bit digital video signals can be applied to a digital still camera.
디지털 스틸 카메라는 CCD로부터 영상 신호를 입력 받아 A/D 변환시킨 후 프레임 메모리에 저장하여 압축한 다음 IC 카드에 기록하는 카메라를 말한다. 이렇게 기록된 데이터는 다시 복원되어 프레임 메모리에 저장된 다음 D/A에 의해 변환되어 비디오 신호로 출력된다. 여기서 상기 어드레스 생성 회로는 A/D 변환된 데이터를 8비트로 압축, 복원시키기 위해 Y,C 블록 데이터를 Y0Y1Cb0Cr0Y2Y3Cb1Cr1.....순으로 처리하여, Y, C 블록 어드레스를 생성시키는데 사용된다.A digital still camera is a camera that receives an image signal from a CCD, A / D converts it, stores it in a frame memory, compresses it, and writes it to an IC card. The recorded data is restored again, stored in the frame memory, and then converted by the D / A and output as a video signal. Here, the address generation circuit processes Y, C block data in order of Y 0 Y 1 C b0 C r0 Y 2 Y 3 C b1 C r1 ..... in order to compress and restore A / D converted data into 8 bits. In order to generate the Y and C block addresses.
이상 설명한 바와 같이, 본 발명에 따른 8비트 디지털 영상 신호 처리용 어드레스 생성 회로 및 방법은 제1멀티플렉서를 이용하여 수평 어드레스 카운터 출력값 중 H7이 0일 때는 Y 신호가 선택되도록 하고, H7이 1일 때는 C 신호가 선택되도록 하는 방법으로, 휘도 신호(Y)와 색 신호(C)를 교대로 선택하여 A/D 변환된 디지털 영상 데이터를 8비트로 압축, 복원시키기 위해 Y,C 블록 데이터를 Y0Y1Cb0Cr0Y2Y3Cb1Cr1.....순으로 교대로 처리함으로써, 8비트 영상 데이터를 처리하는 Y,C 블록 어드레스를 생성시켜 8비트 디지털 영상 신호 압축 IC를 구동시킬 수 있도록 한다.As described above, the address generation circuit and method for 8-bit digital video signal processing according to the present invention uses the first multiplexer to select the Y signal when H7 is 0 among the horizontal address counter output values, and when H7 is 1, In order to select the C signal, the Y and C block data are Y 0 Y in order to alternately select the luminance signal Y and the color signal C to compress and restore the A / D converted digital image data to 8 bits. 1 C b0 C r0 Y 2 Y 3 C b1 C r1 Alternately, in order to generate a Y, C block address that processes 8-bit video data, and drive an 8-bit digital video signal compression IC. To help.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20100325 Year of fee payment: 11 |
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| LAPS | Lapse due to unpaid annual fee |