KR930000546B1

KR930000546B1 - 전자 장치 테스트 방법 및 테스트용 집적 회로 테스터

Info

Publication number: KR930000546B1
Application number: KR1019860700322A
Authority: KR
Inventors: 리틀베리 휴그; 스와프 마빈
Original assignee: 모토로라 인코포레이티드; 빈센트 죠셉 로너
Priority date: 1984-10-01
Filing date: 1985-09-09
Publication date: 1993-01-25
Also published as: DE3585525D1; US4604744A; SG22995G; EP0197051B1; JPS62500320A; HK85695A; JP2543675B2; EP0197051A1; WO1986002166A1; EP0197051A4; MY100894A; KR880700275A

Abstract

내용 없음.

Description

[발명의 명칭]

전자 장치 테스트 방법 및 테스트용 집적 회로 테스터

[도면의 간단한 설명]

제1도는 본 발명의 원리에 따른 자동화된 집적 회로 테스터를 도시한 블럭 다이아그램.

제2도는 본 발명의 특정 실시예에 대한 주요 구성요소 및 상호 접속부를 나타낸 블럭 다이아그램.

제3도는 제2도의 국부 컴퓨터 및 연관 전자 부품을 나타내는 블럭 다이아그램.

제4도는 제2도의 상태 발생기를 나타내는 블럭 다이아그램.

제5도는 제2도의 스테이션 제어기를 나타낸 블럭 다이아그램.

제6도는 제2도의 지연 발생기를 나타낸 블럭 다이아그램.

제7도는 제2도의 시간-디지탈 변환기를 나타낸 블럭 다이아그램.

제8도는 제2도의 스퍼드(spud)버퍼를 나타낸 블럭 다이아그램.

제9도는 제2도의 클럭 버퍼를 나타낸 블럭 다이아그램.

제10도는 제2도의 인가 및 측정 유니트의 인가 및 측정 회로를 나타낸 블럭 다이아그램.

제11도는 제2도의 인가 및 측정 유니트의 제어 구성을 나타낸 블럭 다이아그램.

제12도는 제2도의 바이어스 공급 장치를 나타낸 블럭 다이아그램.

제13도는 제2도의 데이타 로깅(logging)장치를 나타낸 블럭 다이아그램.

제14도는 제2도의 특별 측정 장치를 나타낸 블럭 다이아그램.

[발명의 상세한 설명]

[발명의 분야]

본 발명은 일반적으로 자동화된 집적 회로 테스터에 관한 것이며, 특히, 고속이며, 다중 핀을 갖는 집적회로 테스터용의 개선된 하드웨어 구성에 관한 것이다.

[발명의 배경]

집적 회로 제조시 중요한 단계는 디바이스 제조후 집적 회로를 테스트하는 단계이다. 집적 회로에 포함되는 각 단계에 따라 가능한 저렴하게 상기 테스트 단계가 수행되는 것이 유리하기 때문에 고속이며, 자동화된 집적 회로 테스터가 필요하다.

집적 회로가 복작하고 회로 기판등과의 상호 접속에 많은 핀을 필요로 함에 따라, 집적 회로를 테스트하기 위해 필요한 장치가 더욱 복잡하게 된다. 초기의 집적 회로 테스터는 테스트 되는 각 핀에 직렬로 접속된 단일 인가 및 측정 유니트가 사용되었다. 인가 및 측정 유니트는 핀에 전압 및/또는 전류의 소정 인가상태를 인가시켜 그에 대한 응답을 측정한다. 최근의 자동화된 테스터는 다수 인가 및 측정 유니트의 방향에 따라 이동되어 단일 인가 및 측정 유니트가 테스트 되는 각 핀에 단일 인가 및 측정 유니트의 부여한 점으로 도달한다. 전형적으로, 미니컴퓨터에는 테스킹과 측정 루틴이 포함되며, 테스팅 처리를 조정하는 역할을 한다.

자동화된 집적 회로 테스터의 전류 발생 속도 관리 컴퓨터가 모든 인가 및 측정 유니트와 통신할 수 있는 속도 및 연관 전자 부품과 통신할 수 있는 속도에 의해 제한된다. 관리 컴퓨터로부터 테스트 전자 부품으로 주어진 테스트 상태와 측정 기준을 나타내도록 전달되는 정보의 양이 너무 크기 때문에, 통신 속도가 매우 느리게 된다.

[발명의 요약]

따라서, 본 발명의 목적은 개선된 집적 회로 테스터를 제공하는 것이며, 본 발명의 또다른 목적은 자동화된 집적 회로 테스터의 고속 구성을 제공하는 것이다.

본 발명의 상기 목적 및 다른 목적, 장점은 하나 이상의 완전한 테스트 루틴을 실행하는데 필요한 모든 정보가 상태 메모리내에 저장되는 자동화된 집적 회로에 의해 제공된다. 테스트되는 각 핀에 대해 한개씩 다수의 인가 및 측정 유니트는 상태 메모리로부터 수신된 정보에 의하여 지시된다. 또한, 상태 발생기는 상태 메모리 및 전류 테스트 결과에 의해 구동되어 상태 메모리에 대한 연속 어드레스를 제공한다. 그러므로, 구성된 테스터는 테스트 루틴이 상태 메모리내로 로드되었을때를 제외하고 자동적으로 국부 컴퓨터를 가동시킨다. 또한, 상태 메모리는 기계의 인가 및 측정 상태를 나타내는데 필요한 모든 정보가 단일 메모리 어드레스에 존재하도록 구성된다. 이와 같이 하므로써 매우 빠른 테스트 루틴이 수행된다.

본 발명의 상기 목적 및 다른 목적 및 장점은 도면을 참조한 다음의 설명으로부터 명백하게 될 것이다.

[발명의 상세한 설명]

제1도는 본 발명을 특정 실시예의 블럭 다이아그램으로 나타낸 것이다. 본 발명의 핵심적인 특징으로 상태메모리(10)이다. 상태 메모리(10)는 지극히 큰 메모리 배열을 하는데, 본 발명의 특정 실시예에서는 32,000 워드 또는 ″프레임″깊이와 14,000비트까지의 폭을 갖는다. 즉, 상태 메모리(10)내의 단일 어드레스는 14,000비트까지 포함하며, 32,000 어드레스를 포함한다.

국부 컴퓨터(11)는 상태 메모리(10)에 접속된 어드레스 버스(12)와 데이타 버스(13)에 억세스한다. 이와 같은 억세스는 중재기(14)의 제어하에 행해진다. 국부 컴퓨터(11)는 어떠한 테스팅도 발생되지 않는 동안에만 버스(12),(13)에 억세스 할 수 있다. 그러므로, 국부 컴퓨터(11)가 상태 메모리(10)내로 테스트 루틴을 로드시킬 수 있는 속도는 테스터의 동작 속도를 제한하는 요인이 아니다. 국부 컴퓨터(11)는 테스터와 오퍼레이터 사이에 통신 인터페이스(16)를 제공한다. 국부 컴퓨터(11)는 데이타 기억 디바이스(17)를 포함한다. 국부 컴퓨터(11)는 고속 네트워크(15)의 노드가 되는데, 상기 네트워크는 결합원격 기억 장치(19)를 갖는 여러개의 엔지니어링 워크스테이션으로 하여금 루틴 개발, 테스트 결과의 통계학적인 분석, 테스터의 유지 조정 및 다른 기능을 수행하도록 국부 컴퓨터(11)로 출입하도록 한다.

본 발명의 핵심적인 특징은 집적 회로의 테스팅에 직접 참여하는 모든 서브 시스템이 상태 메모리(10)에 의해 구동된다는 것이다. 서브 시스템에는 어드레스 버스(12)에 접속되어 테스터에 의해 판독될 연속 상태 메모리 어드레스를 제공하는 시퀀서 (address sequencer)을 포함한다. 이와 같은 관점에서, 본 발명에 따른 테스터는 상태 구동기계이다.

스테이션 제어기(22)는 상태 메모리(10)에 의해 구동되며, 테스트 되어질 직접 회로를 테스터에 결합시키고 테스트된 장치를 저장하는 기계적인 양상을 제어하는 조정기 및 탐침기(23)에 결합된다.

어드레스 및 데이타 버스(24)는 국부 컴퓨터(11)에 결합되며, 비동기 전송 제어기(25)에 의해 어드레스 시퀀(21)에, 이중 포트 메모리(26)에 의해 스테이션 제어기(22)에 결합된다. 어드레스 및 데이타 버스(24)에 의해, 국부 컴퓨터(11)는 테스터의 속도를 방해함이 없이 테스터의 동작을 조정할 수 있다.

테스트 및 측정의 응답하에 인가상태를 디바이스의 핀에 적용시키는 것은 인가 및 측정 유니트(28)에 의해 수행된다. 각각의 인가 및 측정 유니트(28)은 상태 메모리 (10)에 접속된다. 부가적으로, 각 인가 및 측정 유니트(28)는 테스트 상태에서 장치의 단일 핀에 결합된다. 본 발명의 원리에 따른 테스터의 빠른 속도에 의해, 멀티플렉서 (29)를 통해 4개의 테스터의 빠른 속도에 의해, 멀티플렉서(29)를 통해 4개의 테스트 헤드(30)까지 인가 및 측정 유니트(28)에 연결시킬 수 있다. 즉, 각각의 인가 및 측정 유니트(26)는 4개의 테스트 헤드(30) 각각의 한개의 핀에 연결된다. 이와 같은 방법으로, 테스터는 장치가 테스트 헤드(30)내로 그리고 헤드로부터 이동되는 동안 기다릴 필요가 없게 된다.

각 집적 회로중 단지 몇개의 핀 즉, 전원 장치 핀만이 비교적 높은 전력 및/또한 높은 전류를 필요로 하기 때문에, 이들 핀을 바이어스 공급 장치(31)에 분리하여 접속시키는 것이 바람직하다. 바이어스 공급 장치(31)는 또한 상태 메모리(10)에 접속된다.

제1도에는 도시되지 않은 수단에 의해, 인가 및 측정 유니트(28)는 각 테스트에 대한 통과 및 불이행 지시를 어드레스 시퀀(21) 및 상태 제어기(22)에 제공한다. 그러나, 이와 같은 정보는 집적 회로의 제조동안 발생하는 문제를 의미있게 분석하기에는 충분하지 않다. 그렇기 때문에, 인가 및 측정 유니트(28)에 의해 만들어진 실제적인 아날로그 측정치를 선택적으로 디지탈 할 수 있는 데디타 로깅 장치(32)가 제공된다. 바람직하게, 로그된 데이타는 국부 컴퓨터(11)에 전송되어 하나이상의 엔지니어링 워크스테이션(18)에서의 데이타를 분석한다. 이와 같은 상호 작용은 후에 상세하게 언급될 것이다.

특정한 전자 부품 및/또는 비교적 긴 주기를 요하는 특별 특정은 인가 및 측정 유니트(28)의 능력에 포함되지 않는다. 그렇기 때문에, 어드레스 시퀀서(21)의 동작을 기억하여 이들 측정을 수행하는 능력을 갖는 특별 측정장치(33)가 제공된다. 이 기능에 대해서도 후에 상세히 언급된다.

제1도에 도시된 테스터의 동작에 대한 일반적인 체계는 다음과 같다. 특정 집적 회로에 대한 테스트 루틴은 오프라인(offline)개발 네트워크(18)를 이용하여 발생되어 네트워크(15)에 의해 국부 컴퓨터(11)에 제공된다. 국부 컴퓨터(11)는 어떠한 테스팅도 발생되지 않는 주기동안 테스트 루틴을 상태 메모리(10)내로 로드시킨다. 어드레스 시퀀스(21) 및 스테이션 제어기(22)는 테스트 루틴을 제어하고 가동시킨다. 국부 처리기(11)는 실제적인 테스팅에서 간섭없이 테스팅의 상태를 모니터하여 로그된 데이타를 수집한다.

개념적인 수준으로 본 발명을 충분히 설명하기 위해, 제1도는 다소 추상적이다. 본 발명의 양호한 실시예의 중요한 특성은 명백성을 위해 생략되었으며, 따라서, 상세한 설명의 나머지 부분은 제1도에서는 상세히 언급되지 않는다.

다음에 설명될 양호한 실시예의 설계 개념은 기본 구성의 제한내에서 가능한 테스팅 툴을 융통성 있게 제공한다. 그렇기 때문에, 다음의 설명은 테스터내에 제공된 여러가지 능력의 잠재적인 사용에 관한 것이다. 단말 사용자인 테스트 엔지니어는 기계의 여러가지 능력이 적용되는 실제적인 사용을 결정할 것이다.

제2도는 본 발명의 양호한 실시예의 주요 구성요소 및 그들간의 상호 접속을 나타내는 블럭 다이아그램이다. 테스트 장치의 ″오프라인″부분은 연관 네트워크를 갖는 국부 컴퓨터(35), 국부 컴퓨터(35)에 결합된 오퍼레이터 인터페이스(36), 테스트 장치의 ″온라인″부분과 국부 컴퓨터(35)간의 전송을 제공하는 인터페이스(37)를 포함한다. 본 발명의 양호한 실시예에서, 국부 컴퓨터(35)는 아폴로 컴퓨터 사이에서 입수가능한 아폴로 DSP 80(Apollo DSP 80)이다. 인터페이스(37)는 DSP 80의 일부인 멀티버스 인터페이스(멀티버스는 인텔사의 상표이다)이다. 인터페이스(37)와 테스트 장치의 나머지 부분간의 상호 접속을 제공하는 라인은 불접속 라인(40), 확장 어드레스 버스(41), 주 어드레스 버스(42), 주 데이타 버스(43), 보조 어드레스 버스(42), 보조 데이타 버스(45), FIFO 어드레스 버스(46), FIFO 데이타 버스(47)이다. 이들 라인의 기능은 제3도와 관련하여 뒤에서 상세히 언급할 것이다.

많은 이유로, 본 발명의 양호한 실시예에 따른 테스터는 다수의 ″스퍼트″ (spud)(50)으로 분류된다. 각 스퍼트(50)은 테스트 상태에서 32개의 장치핀에 대해 인가 및 측정, 바이어스 공급, 특별 측정, 데이타 로깅 및 시간 간격 측정 기능을 수행하는데 필요한 기본 전자 부품을 포함한다. 8개의 스퍼드(80)까지는 전체 테스터를 포함할 수 있으며, 따라서 256개의 핀에 대해서 허용된다. 그러나, 이와 같은 기본적인 구성은 256개의 핀 이상으로 확장될 수 있다.

본 발명의 양호한 실시예에 따른 테스트 장치의 기본 부품은 스퍼드(50) 모두를 제공한다. 이들은 상태 발생기(51), 스테이션 제어기(52) 및 지연 발생기(53)이다. 상태 발생기(51)는 상태 메모리내의 전류 위치에 기억된 정보 및 전류 테스트의 결과를 기초로, 실행되어질 상태 메모리내의 순차 위치를 결정한다. 스테이션 제어기(52)는 장치 조정기 및 탐침기를 제어하며 테스터의 물리적인 상태를 모니터하며, 오퍼레이터 인터페이스에 통계적인 결과 정보를 제공하며, 상태 발생기(51)에 특정 분기 정보를 제공한다. 지연 발생기(53)는 마스터 클럭 라인(54)에 의해 기본 타이밍 정보를 전 테스트 장치에 제공한다. 부가적으로, 지연 발생기(53)는 테스트 헤드에 결합되어 테스트 헤드로 부터의 클럭 펄스에 응답한다.

각 스퍼드(50)는 32개의 인가 및 측정 유니트(56), 바이어스 공급 장치(57), 특별 측정 장치(58), 데이타 로깅 장치(59), 시간 간격의 디지탈 측정을 제공하는 시간-디지탈 변환기(60), 각각의 스퍼드(50)와 테스트 장치간의 전송을 버퍼시키는 스퍼드 버퍼(61), 지연 발생기(53)로부터 테스트 장치의 각 부품으로 타이밍 신호를 분배시켜 그들 사이의 선로 길이 지연을 일치시키는 클럭 버퍼(62)로 이루어져 있다.

상태 발생기 클럭 라인(65)는 지연 발생기(53)로 부터의 클럭 신호를 상태 발생기(51)에 제공한다. 클럭 신호의 나머지는 모두 클럭 버퍼(62)로부터 분배된다. 라인 (66)은 클럭 버퍼(62)를 스테이션 제어기(52)로 접속시킨다. 라인(68)은 클럭 버퍼 (62)를 스퍼드(50)내, 32개의 인가 및 측정 유니트(56)에 접속시킨다. 라인(69)은 클럭 버퍼(62)를 바이어스 공급 장치(57)에 접속시킨다. 라인(69)은 클럭 버퍼(62)를 데이타 로깅 장치(59)에 접속시킨다. 라인(70)은 클럭 버퍼(62)를 특별 측정 장치(58)에 접속시킨다. 라인(71)은 클럭 버퍼(52)를 시간-디지탈 변환기(60)롤 접속시킨다.

테스트 상태에서 특별 측정 기준 장치의 특별 핀에 의해 통과되는가, 불이행 하는가에 대한 지시는 인가 및 측정 유니트(56)에 의해 불이행 버스(73) 및 근사치 버스(74)에 공급된다. 불이행 버스(73)는 테스트 불이행을 지시하는데 사용된다. 근사치 버스(74)는 근사 실패 및/또는 근사 통과를 지시하는데 사용된다. 실패 버스(73) 및 근사치 버스(74)는 인가 및 측정 유니트(56), 바이어스 공급 장치(57), 특별 측정장치 (58)에 접속되며, 스퍼드 버퍼(61)를 통해 스테이션 제어기(52), 시간-디지탈 변환기 (60) 및 상태 발생기(51)에 접속된다.

로그 데이타 버스(75)는 인가 및 측정 유니트(56), 바이어스 공급 장치(57), 특별 측정 장치(58) 및 데이타 로깅 장치(59)에 접속된다. 로그 데이타 버스(75)는 데이타 로깅 장치(59)에 특정 아날로그 테스트 결과를 디지탈화 해줄 것을 요청한다.

아날로그 어드레스 버스(75) 및 아날로그 데이타 버스(77)는 인가 및 측정 유니트(56), 바이어스 공급 장치(57), 특별 측정 장치(58) 및 데이타 로깅 장치(59)를 접속한다. 아날로그 버스(76),(77)는 스퍼드(50)의 많은 서브 시스템 가운데 테스트 결과에 대응하는 아날로그 값을 통과시키는데 이용된다. 부가적으로, 아날로그 데이타 버스(77)는 테스트 장치로 이루어진 많은 스퍼드간에 결합되어 그들 사이에 단방향 전송을 제공한다.

제2도에 도시된 각 부 시스템의 상세한 기능 및 상호 접속은 제3도 내지 제14도와 관련하여 상세히 언급할 것이다. 동일한 기준 번호는 제2도 내지 제14도에서 동일한 구성을 나타낸다.

제3도는 제2도의 국부 컴퓨터와 인터페이스 부분을 나타내는 상세한 블럭 다이아그램이다. 국부 컴퓨터(35)는 네트워크(79)의 주변 노드와 된다. 즉, 국부 컴퓨터 (35)는 여러가지의 주변 장치에 인터페이스를 제공한다. 본 발명의 양호한 실시예에서, 국부 컴퓨터(35)는 아폴로 컴퓨터사로부터 입수가능한 아폴로 DSP 80이다. 네트워크 (79)는 다수의 워크스테이션(80)과 다른 주변 노드(81)로 이루어져 있다. 양호한 실시예에서, 워크스테이션(80)은 아폴로 컴퓨터사로부터 입수가능한 아폴로 DN 300 컴퓨터이다. 테스트 루틴 개발, 로그된 데이타의 통계학적인 분석 및 네트워크상의 가 테스터의 상태 모니터링과 같은 기능은 워크스테이션(80)에서 수행되어질 수 있다.

국부 컴퓨터(35)는 오퍼레이터 인터페이스(36), 대용량 기억 장치(82) 및 인터페이스 보드(83)이 접속되는 인터페이스 버스(37)를 제공한다. 양호한 실시예에서 인터페이스 버스(37)은 잘 알려진 멀티 버스(멀티버스는 인텔사의 상표이다)이다. 오퍼레이터 인터페이스(36)는 그에 의해 테스터 오퍼레이터가 테스터의 기능을 모니터 하여 입력을 제공하는 수단을 제공한다. 대용량 기억 장치(82)는 그에 의해 테스트 루틴, 로그된 데이타 및 다른 정보가 부분적으로 기억되는 수단을 제공한다. 물론, 이와 같은 정보는 네트워크(79)상의 임의의 장소에 기억되어 국부 컴퓨터(35)에 의해 억세스 가능하게 된다.

인퍼페이스 보드(83)는 그에 의해 테스터의 ″온라인″부분이 인터페이스 버스(37)로 인터페이스 되는 수단을 제공한다. 인터페이스 버스(37)는 어드레스 부분 (84)과 데이타 부분(85)을 포함한다. 어드레스 부분(84)에 접속된 디코드 논리(86)는 여러개의 가능한 어드레스 라인을 할당하는데 사용된다.

확장된 어드레스 버스(41)는 테스터에 접속된 8개의 스퍼드까지중의 하나를 선택하는데 이용되며, 래치(87)에 의해 디코드 논리(86)에 결합시킨다. 주 어드레스 버스(42)는 상태 메모리 어드레스 버스이며 프로그램 로딩 동안에는 국부 컴퓨터(35)에 의해, 테스팅 동안에는 상태 발생기(51)(제2도)에 의해 구동된다. 또한, 주 어드레스 버스(42)는 디코드 논리(86)에 결합된다. 보조 어드레스 버스(44)는 국부 컴퓨터 (35)로 하여금 테스팅 동안 테스터를 모니터하도록 하는 하나의 버스의 어드레스 부분이며, 디코드 논리(86)에 결합된다. FIFO 어드레스 버스(46)는 데이타 로깅 장치(59) (제2도)로부터의 로그된 데이타를 국부 컴퓨터(35)로 전송하는 버스의 어드레스 부분이며, 주사 논리(88)를 통해 디코드 논리(86)에 결합된다. 마지막으로, 디코드 논리 (86)는 스위치(89)를 통해 버퍼장치(90)에 결합된다.

ID ROM(91), 제1버퍼(92) 및 제2버퍼(93)로 이루어진 버퍼 장치(90)는 FI FO 데이타 버스(47)와 인터페이스 버스(37)의 데이타 부분(85)간에 FIFO 데이타를 버퍼시키도록 동작한다. 버퍼 장치(90)는 스위치(94),(95)에 의해 FIFO 데이타 버스 (47)와 인터페이스 버스(37)의 데이타 부분(85)간에 접속된다. ID ROM(91)은 전체 테스터내의 각 보드가 국부 컴퓨터(35)에 의해 유일하게 확인 가능한가에 대한 처리에 관련하여 이용된다. 이는 상호 유지보수 목적에 유용하다.

보조 데이타 버스(45)는 국부 컴퓨터(35)로 하여금 테스터의 동작을 모니터하도록 하는 버스의 데이타 부분이며, 인터페이스 버스(37)의 데이타 부분(85)에 직접 접속된다. 유사하게, 상태 모리 데이타 버스인 주 데이타 버스는 데이타 부분(85)에 접속된다.

상태 발생기(51)(제2도)에 접속된 블접속 라인(40)은 국부 컴퓨터(35)가 확장된 어드레스 버스(41), 주어드레스 버스(42) 및 주 데이타 버스(43)에 억세스 할 수 있도록 동작한다. 불접속 라인(40)은 테스팅 동안 국부 컴퓨터(35)가 확장된 어드레스 버스(41), 주 어드레스 버스(42) 및 주 데이타 버스(43)로 억세스 하는 것을 방지한다.

국부 컴퓨터(35)는 테스팅 동안 보조 어드레스 버스(44) 및 보조 데이타 버스(45)로의 억세스를 보류하여, 테스터 상태를 모니터하며 다른 기능을 수행한다. 부가적으로, 국부 컴퓨터(35)는 FIFO 어드레스 및 데이타 버스(46),(47)로의 억세스를 보류하여 데이타 로깅 장치에 의해 로그된 선택된 측정치의 디지탈화된 내용을 수신한다.

제4도와 관련하여, 상태 발생기(51)의 상세한 구성이 언급된다. 지연 발생기로부터의 라인(65)은 클럭 신호를 타이밍 논리(100)에 이동시킨다. 차례로, 타이밍 논리(100)는 타이밍 신호를 어드레스 시퀀(101)의 프로그램 카운터 부분으로 전송한다. 어드레스 시퀀서(101)는 버퍼(102)를 통해 주 어드레스 버스(42)에 결합된다. 어드레스 시퀀스(101)는 실제 테스팅 동안 상태 메모리용 어드레스를 발생한다. 부가적으로, 불접속 라인(40)은 버퍼(102)에 접속된다.

다수의 논리 시스템은 테스터의 현재 상태를 모니터하고, 테스트 루틴내의 여러개의 점으로 어드레스 시퀀서(101)를 분기시키는 것을 제어하는데 이용된다. 카운터 논리(103)는 라인(112)상의 어드레스 시퀀서(101)의 ALU 부분에 입력을 제공한다. 배드 클럭 논리(bad clock logic)(104)는 라인(113)상의 ALU 부분을 입력을 제공한다. 비교기 논리(106)는 라인(114)상의 ALU 부분에 입력을 제공한다. 상태 논리(106)는 라인(116)상의 ALU 부분에 입력을 제공한다. 인덱스 논리(107)는 라인(117)상의 ALU 부분에 입력을 제공한다.

라인(118)은 카우터 논리(103), 배드 클럭 논리(104), 비교기 논리(105), 상태 논리(106) 및 인덱스 논리(107)에 상태 메모리(108)로부터의 입력을 제공한다. 카운터 논리(103), 비교기 논리(105), 상태 논리(106) 및 인덱스 논리(107)는 래치 (110) 및 마스크(111)를 통해 실패 버스(73) 및 근사치 버스(74)를 결합된다. 마스크(11)는 라인(119)상의 상태 메모리(108)로부터의 입력을 수신한다. 카운터 논리(103), 배드 클럭 논리(104), 비교기 논리(105), 상태 논리(106) 및 인덱스 논리 (107) 각각은 라인(121)상의 보조 디코드 논리 장치(120)로 부터의 입력을 수신한다. 라인(121)은 또한 어드레스 시퀀서(101)의 스택부에 입력을 제공한다. 마지막으로, 비교기(105), 상태논리(106) 및 색인 논리(107)는 라인(122)상의 스테이션 제어기(52)(제2도)로 부터의 입력을 수신한다.

상태 메모리(108)는 상태 발생기(51)에 할당되는 전체 상태 메모리(10)의 부분이다. 상태 메모리(108)는 주 어드레스 버스(42)와 주 데이타버스(43)에 접속된다. 부가적으로, 상태메모리(108)는 디코더(109)를 통해 확장된 어드레스 버스(41)에 결합된다. 상태 메모리(108)는 지연 논리(123)에 입력을 제공하며, 차례로, 타이밍 논리(100)에 입력을 제공한다.

보조 어드레스 버스(44) 및 보조 데이타 버스(45) 및 이중 단자 램(124)에 접속된다. 중단점(breakpoint)램(126)은 MPU(125)에 접속되며, 주 어드레스 버스 (42)에 접속된다. MPU(125)는 보조 디코드(120)에 입력을 제공한다. 보조 디코드 (120)로 부터의 라인(121)은 지연 논리(23) 및 스테이션 선택 논리(127)에 접속된다. 스테이션 선택 논리(127)는 라인(128)로 부터 스테이션 제어기(52)(제2도)에 접속된다.

이중 포트형 램(124), MPU125), 중단점 램(126) 및 보조 디코드 논리(120)의 기능은 필수적으로 설명이 필요하다. MPU(125)는 판독되어, MPU가 보조 디코드(120)를 통해 접속되는 논리 소자 각각을 수식한다. 국부 컴퓨터(제2도) 및 그의 동작 오퍼레이터 인터페이스는 이중 단자 램(124)에 의해 MPU(125)에 의해 발생된 정보로 억세스를 제공한다. 중단점 램(126)은 MPU(125)로 하여금 상태 메모리내의 특정 어드레스, 기계 상태의 진단을 허용하는 점에서의 테스터 중지와 같은 테스터의 소정된 상태를 확인하도록 한다.

타이밍 논리(100)는 지연 발생기(53)(제2도)로 부터 타이밍 신호를 수신하여 그들을 어드레스 시퀀서(101)에 분배한다. 상태 발생기(51)가 테스트 루틴과 순차의 상태메모리 어드레스를 결정하는 소정된 측정의 결과에 응답하는데 책임이 있기 때문에, 상태 발생기(51)로 하여금 그의 의사 결정 프로세스(decision making process)를 완성시키도록 하기 위해 마스터 클럭 신호내에 지연을 삽입시킬 필요가 있다. 지연 논리(123)는 상태 메모리(108)로부터의 그의 입력에 응답하여 타이밍 논리(100)에게 필요한 지연을 삽입시킬 것을 명령한다. 어떤 경우에는 지연 발생기(53)(제2도)를 일시적으로 저장시킬 필요가 있다.

스테이션 선택 논리(127)는 특정 테스트 헤드가 하나의 테스트를 수행하기 위해 준비되었다는 것을 타나내는 스테이션 제어기(52)로부터의 입력을 수신한다. 스테이션 선택논리(127)는 스테이션 또는 테스트 헤드를 선택하여, 테스트를 수신하여, 라인(128)을 거쳐 스테이션, 제어기(52)로 상기 선택 복귀시킨다.

카운터 논리(103)는 루프 보고나 단일 보고들중의 하나인 테스트 루틴의 부분을 반복하기 위해 어드레스 시퀀서(101)에 의해 사용된다. 카운터 논리(103)에 연관된 스택은 서브 루틴으로 분기될 때의 카운트를 기억시키는데 사용된다.

배드 클럭 논리(104)는 테스터가 외부 클럭상에서 가동될 때 예로, 마이크로 프로세서를 테스트할 때 사용된다. 이와같은 외부 클럭의 불이행은 배드 클럭 논리(104)가 없다면, 위험하게 될 것이고, 불이행과 같은 외부 클럭을 확인하기전 그리고 자체 내부 클럭으로 테스터를 재복귀하거나 다른 적절한 복귀 작용을 취하기전 일련의 주기를 기다린다.

비교기 논리(105)는 8비트 비교기인 것이 바람직하다. 이는 상태 메모리(108)로부터 수신된 값과 다른 값과를 비교하는데 이용된다. 다른 값은 인덱스 논리(107), 상태논리(106), 실패 버스(73), 근사치 버스(74) 또는 임의의 다른 원하는 위치에서 전달될 수 있다. 비교기 논리(105)의 출력은 어드레스 시퀀서(101)에 의해 결정을 분기시키는데 사용된다. 즉, 비교기 논리(105)는 테스트 루틴내의 분기를 제어하기 위해 사용되는 범용의 비교이다.

상태 논리(106)는 분기 상태가 만족되었는가를 결정하기 위해 어드레스 시퀀서(101)에 의해 사용되는 플러그(flag)이다. 예로, 만일 비교기 논리(105)가 비교를 수행하여, 그 결과에 따라 분기가 지시된다면, 상태 논리(106)내에 한 비트가 세트된다. 상태 논리(106)가 어드레스 시퀀스(101)에 의해 체크되어, 플래그가 세트되어진다는 것을 알았을 때, 적당한 분기가 실행될 것이다. 인덱스 논리(107)는 데스트된 장치가 위치되는 현재의 카테고리를 지시하는데 사용된다. 양호한 실시예에서, 16개의 ″양호(good)″ 또는 통과(pass)카테고리가 제공된다. 전형적으로, 각 ″양호″카테고리는 주어진 테스트에 대해 여러개의 통과 한계를 가질 것이다. 인덱스 논리(107)의 상태는 간접 어드레싱 인덱스로 어드레스 시퀀스에 의해 사용된다. 그러므로, 테스트루틴을 설명하는 특정 코드 시퀀스는 상이한 통과 한계를 갖는 ″양호″카테고리에 대해 반복되지 않는다. 대신, 인덱스 논리(107)로부터의 값은 테스트 시퀀스에 의해 사용되어질 통과 기준의 위치를 나타내는데 사용된다. 물론, 테스트 루틴은 다른 방법으로 인덱스 논리(107)의 내용을 사용할 수 있다.

마스크(111)는 어드레스 시퀀서(101)의 분기상의 효과에 따라 불이행 버스(73)와 근사치 버스(74)의 선택된 부분을 마스크 하는데 사용된다. 이는 테스터의 다른부분이 불이행을 지시하는 것보다는 다른 목적을 위해 상기 버스의 부분을 사용하기 때문에 필요하다.

버퍼(102)는 국부 컴퓨터(35)가 버퍼(102)로 억세스 하는 동안 주 어드레스 버스(42)로부터 어드레스 시퀀서(101)를 불접속시키는데 이용된다.

제5도는 제2도의 상태 제어기를 나타내는 상세한 블럭 다이아그램이다. 보조 어드레스 버스(44) 및 보조 데이타버스(45)는 이중 포드 램(130)에 접속된다. 차례로, 이중 포트램(130)은 MPU(131)에 접속된다. MPU(131)는 라인(132)상에서 조정기 제어 논리(133), 빈 논리(bin logic)(134), 부하 보드레지스터(135), 대기 온도 및 대기 흐름 감지기(136), 스테이션 요청 논리(140), 통계학적 제어기(148) 및 포함 레지스터(146)에 접속된다. 조정기 제어 논리(133)는 테스트 헤드에서 장치 조정기에 결합된다. 빈 논리(134)는 통과된 부분과 불이행된 부분에 대해 빈을 제어하는 라인에 접속된다. 부하 보드 레지스터(135)는 테스트 헤드에서 부하 보드 ID 에 접속된다. 대기 온도 및 대기 흐름 논리(136)는 논리 영역내로 감지기에 결합된다.

상태 메모리(138)는 스테이션 제어기(52)에 할당된 상태 메모리(10)의 부분을 포함한다. 상태 메모리(138)는 주어드레스 버스(42), 주 데이타 버스(43), 클럭 세트 라인(66)에 접속되며, 디코드 논리(139)를 통해 확장된 어드레스 버스(41)에 접속된다. 상태 메모리(138)는 조정기 제어 논리(133), 빈 논리(134), 통계학적 제어기 (148)에 입력을 제공하고 제외 레지스터(147) 및 포함 레지스터(146)에 입력을 제공한다.

스테이션 요청 논리(14)는 라인(132)을 통해 MPU(131)에 접속되며, 라인 (128)을 통해 상태 발생기(51)(제2도)에 접속된다. 부가적으로 스테이션 요청 논리(140)는 조정기 제어 논리(133)에 접속된다.

불이행 버스(73) 및 근사치 버스(74)는 상태 메모리(138)로부터 입력을 수신하는 마스크(141)에 접속된다. 마스크(141)로부터의 라인(142)은 라우터 (Router) (143), (144), (145)에 입력을 제공한다. 라우더(143), (144), (145)는 포함 레지스터(146) 제외 레지스터(147) 및 통계학적 제어기(148) 각각에 접속된다. 포함 레지스터(146)는 MPU(131)로 부터 라인(132)에 접속된다. 포함 레지스터(146) 및 라우터(143)는 상태 메모리(138)에 접속된다. 제외 레지스터(147) 및 라우터(144)는 상태 메모리(38)에 접속된다. 통계학적 제어기(148)는 MPU(131)로부터 라인 (132)에 접속된다. 통계학적 제어기(148) 및 라우터(145)는 상태 메모리(138)에 접속된다.

플러그 카운터(plug counter)(149)는 라인(122)을 거쳐 상태 발생기(제2도)에 접속된다. 플러그 카운터(149)는 라인(150)을 거쳐 FIFO 논리(151)에 출력을 제공한다. FIFO 논리(151)는 라인(152)상의 라인(122) 및 제외 레지스터(147)로부터 결합된 입력을 수신한다. FIFO 논리(151)는 라인(153)상의 라인(122) 및 포함 레지스터(146)로부터 결합된 입력을 수신한다. FIFO 논리(151)는 FIFO 어드레스 버스 (46) 및 FIFO 데이타 버스(47)에 접속된다.

MPU(131)는 비교적 느린 기계적 조정기 및 탐침기를 빠른 테스터에 접속시켜 다른 기능을 수행하도록 한다. 일단 한 장치가 완전한 테스트 되어 저장이 이루어지면, 장치가 마크되거나 저장되어 순차의 장치가 탐침되거나 삽입되는 동안 MPU(131)를 자유롭게 하여 다른 테스트 헤드에 의해동작되지 않도록 한다. 빈 논리 및 조정기 제어 논리는 MPU(131)와 이들 장치간을 접속시킨다.

MPU(131)는 또한 이중 포트 램(130)에 의해 오퍼레이터 인터페이스에 테스트 결과치에 대한 정보를 제공한다. 통계학적 정보는 MPU를 통해 통계학적 제어 장치(148)에 의해 제공된다. 통계학적 제어장치(148)는 오퍼레이터 콘솔에서 임계 파라미터의 제한된 분석적인 능력을 제공하기 위해 상테 메모리(138)내의 테스트 루틴의 제어하에서 유용한 기구이다. FIFO 버스상의 로그된 데이타는 디코딩 및 분석을 요하기 때문에, 좀더 적시의 궤환을 제공하기 위해서는 실시간 분석이 유용하다. 통계학적 제어장치(148)는 8개의 임계 파라미터까지 모니터 하기 위해 세트된다. 오퍼레이터는 콘솔에 이 정보를 표시하는데 선택한다. 또한, MPU(131)는 이들 파라미터를 모니터하여 경보 레벨과 비교한다.

대기 흐름 및 대기 온도 감지기(136)는 주 테스터 캐비넷의 냉각을 모니터하여 MPU(131)를 통해 경계신호를 제어하거나 테스터 기능을 중지시킨다.

부하 보드 레지스터(135)는 테스트 루틴이 로드되는 부하 시간에서 부하 보드는 테스터와 동일하게 되는 수단을 제공한다. 부하 보드는 특정 장치를 범용 테스터에 인터페이스 시키는데 필요한 하드웨어이다. 그러므로, MPU(131)는 상태 메모리내로 로드된 프로그램이 시스템내에 존재하는 하드웨어에 대해 적당한가를 결정하기 위해 부하 보드 레지스터(135)를 체크한다. 또한, 부하판 레지스터(135)내에 포함된 부하 보드 ID는 핀-아웃(pin-out)에 관한 정보를 갖는 시스템 소프트웨어를 제공한다.

스테이션 요청 논리(140)는 테스트에 대해 명백한 요청을 유지하는 래치 세트이다. 조정기 제어논리(133)로 부터 요청이 수신되는 스테이션 선택 논리(127)(제4도)에 의해 판독되는 동안 유지된다.

플러그 카운터(149)는 FIFO 데이타 버스(47)상의 데이타를 분리하도록 동작한다. 각각 데이타 로깅보드를 갖는 8개의 스퍼드가 테그터의 일부분이고, 데이타 로깅이 상태 메모리의 클럭킹에 대해 비동기적으로 발생되기 때문에, FIFO 버스(47)상의 데이타는 다소 혼란하게 된다. 플러그 카운터(149)는 FIFO 버스(47)상에 나타나는 많은 측정치를 분리시키고, 식별하는 플러그를 FIFO 버스(47)상의 데이타 스트림내로 삽입시키는 것을 제외한다. 오프-라인 컴퓨터는 나중에 플러그내의 정보를 사용하여 데이타 로깅 장치로부터 기억된 정보를 재배열 할 수 있다.

제외 레지스터(147)는 테스트되는 부분의 현카테고리상의 정보를 포함한다. 각 새로운 부분은 16개의 ″양호″카테고리내로 ″포함″을 시작한다. 특정 카테고리용 테스터 기준이 불이행되었을때, 제외 레지스터(147)내의 적절한 비트는 부분이 격하되었거나 상기 카테고리로부터 ″제외″되었다는 것을 지시하기 위해 변환된다.

포함 레지스터(146)는 동일하나 특정 불이행 데이타의 모임에 관련된다. 포함 레지스터(146)는 테스트 루틴의 설계에 유용한 64개의 카테고리를 제공한다. 특정 테스트 기준이 불이행 되는 각 시간에서, 테스트 루틴은 출력 데이타 스트림내에 불이행 데이타을 제공하기 위해 포함 레지스터(146)의 내용을 교환한다. 상기 부분의 축적은 포함 레지스터(146)의 내용에 의해 결정되는 것이 아니며, 분석을 위해 더 많은 불이행 데이타를 제공한다.

경로 지시기(143), (144), (145)는 포함 레지스터(146), 제외 레지스터 (147) 및 통계학적 제어기(148)내에 적당한 위치에 실패 데이타를 경로 지정한다.

제6도는 제2도의 지연 발생기(53)를 나타내는 상세한 블럭 다이아그램이다. 지연 발생기(53)에 할당되는 상태메모리의 부분을 포함하는 상태 메모리(155)는 주 어드레스 버스(42), 주 데이타 버스(43)에 접속되며, 디코드 논리(156)를 통해, 확장된 어드레스 버스(41)에 접속된다. 상태 메모리(155)는 주기 발생기(157)에 입력을 제공한다. 주기 발생기(157)는 시퀀스 타이밍 논리(158)에 입력을 제공한다. 시퀀스 타이밍 논리(158)의 출력은 상태 발생기(51)(제2도)에 타이밍 신호를 제공하는 라인(65)에 접속된다.

주기 발생기(157)의 출력(159)은 NOR게이트(160)의 한개의 입력에 접속된다. NOR게이트(160)의 다른 입력은 멀티플렉서(161)의 출력에 접속된다. NOR 게이트(160)의 출력은 주기 발생기(157)에 접속된다. 테스트 헤드로 부터의 라인(162)은 외부 클럭상의 테스터 타이밍을 베이스로 하는 경우에 제공된다. 라인(62)은 멀티플렉서(161)에 접속된다.

주기 발생기(157)의 출력(163)은 제1클럭신호로 이루어지며, 클럭 출력 라인(164)에 접속된다. 클럭 출력 라인(164)은 마스터 클럭 신호를 클럭 버퍼(62) (제2도)에 분산시키는 마스터 클럭 라인(54)에 접속된다.

제2클럭 신호는 제1지연 발생기(165)에 의해 발생되며, 클럭 출력 라인(164)에 접속된다. 제1지연 발생기(165)는 상태 메모리(155)에 접속된 입력와 멀티플렉서(166)에 접속된 입력을 갖는다. 멀티플렉서(166)는 외부 클럭 라인(162)에 접속된 입력과 라인(167)을 거쳐 주기 발생기(157)의 출력(163)에 접속된 입력을 갖는다.

제3클럭 신호는 제2지연 발생기(168)에 의해 발생되며, 클럭 출력 라인(164)에 접속된다. 제2지연 발생기(168)에 접속된 입력을 갖는다. 멀티플렉서(169)는 외부 클럭라인(162), 제1클럭 신호 라인(167)에 접속된 입력과 제1지연 발생기(165)의 출력을 갖는다.

상술된 지연 발생기의 연결은 클럭 출력 라인(164)에 접속된 19번째 클럭 신호를 발생하는 8번째 지연 발생기(170)까지 계속된다. 8번째 지연 발생기(170)는 상태 메모리(155)에 접속된 입력과 멀티플렉서(171)에 접속된 입력을 갖는다. 멀티플렉서 (171)는 외부 클럭 라인(162), 제1클럭신호 라인(167)에 접속된 입력과 제6도에 도시되지 않은 7번째 지연 발생기의 출력을 갖는다.

주기 발생기(157)는 멀티 플렉서(161) 및 NOR 게이트(160)을 통해 외부 클럭 입력 또는 자체클럭에 기초한 시스템용 기본 타이밍 신호를 제공한다. 주기 발생기(157)는 또한 상태 발생기(51)(제2도)에 기본 타이밍 신호를 제공하는 시퀀스 타이밍 논리(158)에 입력을 제공한다. 상술된 바와같이, 상태 발생기(151)는 상태 발생기가 테스터의 나머지 부분에 어드레스가 유효하다는 것을 지시하는 클럭 신호에 앞서 다음 상태 어드레스를 결정해야 하기 때문에 특별 타이밍 신호를 요구한다.

각 지연 발생기는 제1클럭 엣지 다음의 특정 지연에서 타이밍 신호, 엣지를 발생한다. 그러므로, 상태 메모리로부터 나타내어진 값인 8개의 상이한 지연은 시스템내의 각종 사건(event)을 시간 정하는데 유용하다.

제7도는 제2도의 시간-디지탈 변환기(60)를 나타내는 상세한 블럭 다이아그램이다. 시간-디지탈 변환기(60)에 할당되는 상태 메모리(10)의 부분을 포함하는 상태 메모리(175)는 주 어드레스 버스(42), 주 데이타 버스(43)에 접속되며, 디코드 논리(176)를 통해 확장된 어드레스 버스(41)에 접속되며, 디코드 논리(176)를 통해 확장된 어드레스 버스(41)에 접속된다. 부가적으로, 클럭 버퍼(62)(제2도)로 부터의 클럭 세트 라인(71)은 상태 메모리(175)에 접속된다. 라인(177)은 클럭 세트라인 (71)으로부터의 클럭신호를 1 오브 8(1 of 8) 선택기(178), (179), (180) 하나에 제공된다. 1 오브 8 선택기(178), (179), (180)중의 하나는 또한 상태 메모리(175)에 접속된다.

제1의 1 오프 8 선택기(178)는 1 오브 2 선택기(181)의 입력을 제공한다. 제2의 1오브 8 선택기(179)는 1 오브 2 선택기(182)에입력을 제공한다. 테스트 헤드로부터의 시작 라인(184)은 1오브 2선택기(181)에 따른 입력을 제공한다. 테스트 헤드로부터의 정지 라인(185)은 1 오브 2선택기(182)에 다른 입력을 제공한다. 1 오브 2선택기(181)는 시작-정지 논리(186)에 시작 신호를 제공한다. 1 오브 2 선택기(182) 시작-정지 논리(186)에 정지 신호를 제공한다. 적격 신호(qualify signal)로 이루어진 제2입력을 갖는 AND 게이트(183)는 시작-정지 논리(186)에 제3입력을 제공한다. 시작-정지 논리(186)은 또한 상태 메모리(175)에 접속된다.

발진기 클럭 논리(187)는 상태 메모리(175) 및 시작-정지 논리(186)로부터 입력을 수신하다. 발진기 클럭 논리(187)는 시작 램프(188), 정지 램프(189) 및 카운터(190)에 입력을 제공한다. 합 회로(191)는 시작 램프(188)와 정지 램프(189)로부터 입력을 수신한다. 합 회로(191)의 축력은 10 비트 A/D 변환기(192)에 접속된다. A/D변환기(192)의 출력은 상태 메모리(175) 및 카운터(190)으로부터 입력을 수신한다.

결과 논리(193)의 출력은 상태 메모리(175)로부터 입력을 수신하는 비교기 (194)에 접속된다. 비교기(194)의 출력은 FIFO 어드레스 버스(46) 및 FIFO 데이타 버스(47)에 접속된 FIFO 논리(195)에 접속된다.

비교기(194)의 출력은 또한 연속적인 근사 논리(196)에 접속된다. 연속적인 근사 논리(196)는 또한 불이행 버스(73) 및 근사치 버스(74)에 접속된 마스크(97)로부터 입력을 수신한다. 연속적인 근사 논리(196)의 출력은 주 데이타 버스(43)에 접속된다. 비교기(194)의 출력은 근사치 버스(74)에 접속된다.

내부 측정 시스템에는 시간-디지탈 변환기(60)가 제공된다. 이중 포트형 램(172)은 보조 어드레스 버스(44) 및 보조 데이타 버스(45)에 접속된다. MPU (173)는 이중 단자램(172) 및 측정 논리(174)에 접속된다. 측전 논리는 시작/정지 논리(186), 발진기-클럭 논리(187), 시작 램프(188), 정지 램프(189), 합 회로 (191) 및 A/D 변환기(192)에 접속된다. MPU(173)가 상태 메모리(175)에 의해 제어되지 않기 때문에, 측정은 시간-디지탈 보드(60)가 사용되지 않는 동안 행해진다.

제1의 1 오브 8 선택기(178)는 상태 메모리(175)의 제어하에, 시작 신호로 사용되어질 라인(71)상의 1 오브 8 클럭 신호를 선택한다. 제1의 1 오브 8선택기(179)도 유사하게 라인(71)으로부터 정지 신호를 선택한다. 제3의 1 오브 8선택기(180)는 적격 신호를 선택한다.

제1의 1오브 2 선택기(181)는 1 오브 8 선택기(178)로부터 신호를 또는 라인(184)상의 테스트 헤드로부터의 외부 신호중의 하나를 시작 신호로서 선택한다. 제1의 1 오브 2 선택기(182)는 1 오브 8 선택기(179)로부터의 신호 또는 라인(185)상의 신호를 정지 신호로서 선택한다.

시작/정지 논리(186)는 AND 게이트(183)로 부터의 입력에 의해 사용 가능한 상태로 된다. 이는 타이밍 시스템내에 존재하는 많은 엣지중의 어느것이 트리거온 (trigger on)상태에 존재하는가를 선택하는 수단을 제공하다. 시작/정지 논리(186)는 발진기 클럭 논리(187)를 트리거시킨다. 발진기 클럭 논리(187)는 시작 램프(188) 및 정지 램프(189)에 입력을 제공하는데, 이들은 측정 논리(174)를 통해 측정을 한다. 시작 램프(188) 및 정지 램프(189)의 출력을 합산하는 합 회로(191)에 의해 발생된 아날로그 신호는 A/D 변환기(192)에 의해 디지탈화 된다. 이와같은 결과는 카운터(190)의 내용에 따라 결과 논리(193)로 전송된다.

디지탈화된 시간 간격 측정치인 결과 논리(193)의 출력은 상태 메모리(175)로부터 수신된 값과 비교하기 위한 비교기(194)로 전송된다. 상기 비교의 결과는 간격 측정을 출력시키는 것이 바람직한 경우, FIFO 논리(195)로 전송된다.

시간-디지탈 보드(60)는 테스터를 통해 존재하는 여러가지 지연을 측정하는데 사용된다. 이와같은 경우에, 비교기(194)의 출력은 지연이 측정되는 것을 결정하는 레지스터의 값을 조정하는 연속적인 근사 논리(196)에 전송된다.

제8도는 제2도의 스퍼드 버퍼(61)의 상세한 블럭 다이아그램이다. 스퍼드 버퍼(61)는 버퍼 디코드(200), 어드레스 버퍼(201), 데이타버퍼(202), 불이행 버퍼 (203) 및 근사치 버퍼(204)로 이루어져 있다. 확장된 어드레스 버스(41)는 데이타 버퍼(202)에 접속된 버퍼 디코드(200)에 접속된다. 그러므로, 확장된 어드레스 버스 (41)는 8개의 스퍼드 데이타 버퍼(202)가 어디에 접속되는가를 제어한다. 주어드레스 버스(42)는 어드레스 버퍼(201)를 통과한다. 주데이타 버스(43)는 데이타 버퍼(202)를 통과한다. 불이행 버스(73)는 불이행 버퍼(203)를 통과한다. 근사치 버스, (74)는 근사 버퍼(204)를 통과한다.

제9도는 제2도의 클럭 버퍼(62)에 대한 상세한 블럭 다이아그램이다. 마스터 클럭 라인(54)은 클럭 버퍼(62)내로 인입되어 동일 선로 길이 버퍼(210)에 접속된다. 동일 선로 길이 버퍼(210)는 여러개의 부 시스템 사이에 클럭 신호를 분배시켜 그들 사이의 다른 선로 길이를 보상하므로써 각각에 의해 수신된 클럭 신호를 동기화시킨다. 동일 선로 길이 버퍼(210)는 클럭 신호를 시간-디지탈 클럭 세트 라인(71), 스테이션 제어 클럭 세트 라인(106), 32개의 인가 및 측정 클럭(67), 바이어스 공급 클럭 라인(68), 데이타 로그 클럭 라인(68) 및 특별 측정 클럭 라인(70)에 분산시킨다.

제10도는 제2도의 인가 및 측정 유니트의 인가 및 측정 회로를 나타내는 상세한 블럭 다이아그램이다. 각 스퍼드(50)는 32개의 인가 및 측정 유니트(56)를 포함하며 32개의 핀을 갖는 부분의 테스팅을 허용한다. 더 많은 핀의 테스팅이 행해지면 더 많은 스퍼드(50)가 부가된다. 상태 메모리(215)는 인가 및 측정 유니트(56)에 전용된 상태 메모리(10)의 부분을 포함한다. 상태 메모리(215)는 주 어드레스 버스(42) 및 주 데이타 버스(43)에 접속된다. 클럭 라인(67)은 클럭 버퍼(62)(제2도)로부터 클럭 신호를 가져와, 그들을 엣지 타이밍 및 제어 논리(216), 스트로브 타이밍(strobe timing) 및 제어 논리(217) 및 상태 메모리(215)에 결합시킨다.

불이행 논리(218)는 불이행 버스(73) 및 근사치 버스(74) 및 상태 메모리 (215)에 접속시킨다. 데이타 로그 논리(219)는 상태 메모리(215), 실패 논리(218) 및 아날로그 어드레스 버스(76)로부터 입력을 수신하여 로그 데이타 버스(75)에 출력을 제공한다.

멀티플렉서(228)는 각각의 4개의 테스트 헤드까지 하나의 핀에 인가 및 측정 유니트(56)를 결합시킨다. 고전압 인가 유니트(220), 고전류 인가 유니트(222), 저전압 인가 유니트(221), 저전류 인가 유니트(223), AC 구동기(224), 변수 비교기(225), AC 변수 제어기(226) 및 AC 비교기 논리(227)는 멀티플렉서(228)에 결합된다. 상태 메모리(215)는 고전압 인가 유니트(220), 고전류 인가 유니트(222), 저전압 인가 유니트(221), 저전류 인가 유니트(223), AC 구동기(224), 변수 비교기(225), AC 변수 제어기(226) 및 비교기 논리(227)에 입력을 제공한다. 엣지 타이밍 및 제어 논리(216)는 고전압 인가 유니트(220), 고전류 인가 유니트(222), 저전압 인가 유니트(221),저전류 인가 유니트(223) 및 AC 구동기(224)에 입력을 제공한다. 스트로브 타이밍 및 제어 논리(217)는 변수 비교기(225) 및 AC 변수 제어(226)에 입력을 제어한다. 아날로그 데이타 버스(77)는 고전압 인가 유니트(220), 고전류 인가 유니트 (222), 고전압 인가 유니트(221) 및 고전류 인가 유니트(223)에 입력을 제공한다.

변수 비교기(225)는 불이행 논리(218)에 입력을 제공한다. AC 변수 제어기 (226)는 불이행 논리(218)에 다른 입력을 제공한다.

인가 및 측정 유니트(56)는 종래의 인가 및 측정 유니트와 유사하다. 이는 DC 변수 테스팅 및 AC 테스팅을 수행하는데 필요한 기본 틀을 포함한다. 상기 유니트와 종래의 인가 및 측정 유니트간의 한가지 다른점은 상태 메모리(215)가 메모리내의 단일 어드레스내 정보를 기초로 부착된 인가 및 측정 회로 모두를 세트업할 수 있다는 것이다. 양호한 실시예의 다른 특징은 인가 및 측정 회로가 테스트 헤드로부터 멀리 위해 있다는 것이다. 이와 같은 특징 및 구성은 본 발명의 양수인에게 양도된 동시 계속(co-pending)중인 출원 SC-05164호에 언급되어 있다.

고, 저범위 전류 및 전압 인가 회로(220 내지 223)는 단순한 프로그램 가능한 전류 및 전압원이다. AC 구동기는 모든 전류 AC 테스터에 사용되는 것과 동일하다. CD 변수 및 AC 비교기는 전류 테스터와 유사하며, 당업자에게는 자명한 사항이다.

엣지 타이밍 및 제어(216)는 프로그램 지연을 라인(67)상에 수신된 클럭 신호를 인가하며, 인가 상태가 테스트하에 장치에 인가될 때를 결정한다. 스트로브 타이밍 및 제어는 측정이 행해질 때를 결정하도록 유사한 기능을 수행한다. 측정의 결과는 DC 변수 비교기(225) 및 AC 변수 제어기(226)로부터 불이행 버스(73) 및 근사치 버스(74)에 적절한 신호를 인가하는 불이행 논리(218)로 통과한다. 불이행 논리 (218) 또는 상태 메모리(215)중의 하나는 특별 측정이 로그되는 것을 요청하기 위해 데이타 로그 논리(219)를 트리거시킬 수 있다.

제11도는 인가 및 측정 유니트(56)의 제어 구성을 나타내는 상세한 블럭 다이아그램이다. 주 데이타 버스(43)는 한 세트의 작업 레지스터(235)에 입력을 제공한다. 작업 레지스터(235)는 1차 패턴 워드 레지스터, 2차 패턴 워드 레지스터, 수직 패턴 워드 레지스터, 구동 제어 레지스터, 인가 전류 레지스터, 인가 전압 레지스터, 1차 비교기 레벨 레지스터, 2차 비교기 레벨 레지스터, AC 타이밍 레지스터, AC 구동 슬로프 레지스터(drive slope register) AC 구동 레벨 레지스터, 가동 시간 레지스터 제어를 포함한다. 작업 레지스터(235)는 인가 및 측정 회로(236), 통과/불이행 및 근사치 논리(218)에 입력을 제공한다. 작업 레지스터(235)내에 저장된 데이타는 인가 및 측정 회로에 의해 인가되는 인가상태를 한정되도록 작용하며, 측정 기준이 통과/불이행 결정을 만드는데 인가되는 측정 기준을 한정하는 역할을 한다.

양호한 실시예에서, 상태 메모리(215)내의 어드레스는 48비트의 길이를 갖는다. 최상위 4비트는 12개의 작업 레지스터(235)중의 하나를 어드레스하는데 이용된다. 상태 메모리 워드 또는 소자중의 나머지는 인가값, 타이밍, 비교기값, 데이타 로깅 모드 및 다른 필요한 변수를 타나내는데 사용된다. 수직 패턴 워드 레지스터는 다수의 인가 상태를 통해 매우 신속히 단계 결정되는 것이 필요할 때 즉, 마이크로프로세서를 테스트할 때 사용된다. 이와 같은 동작 모드에서 수직 패턴 워드 레지스터의 32비트는 고속으로 이동된다. 각 이동에서, 새로운 상태가 핀에 인가된다. 이와 같은 체계는 다수의 상태 메모리 위치를 이용함이 없이 핀에게 두개 이상의 테스트 상태간을 매우 빠른 속도로 이동하는 것을 허용한다.

주 어드레스 라인(42)은 상태 메모리(215)에 입력을 제공함은 물론 측정 및 최종 부하 실행 어드레스 메모리(237) 및 보드 어드레스 선택(238)에 입력을 제공한다. 일련의 조정 비틀림 디지탈-아날로그 변환기(239)는 인가 및 측정 회로(236)에 접속되어 테스트간의 주기동안 그들을 측정하는 능력을 제공한다. 측정 및 최종 부하 실행 어드레스 메모리(237)는 측정 비틀림 디지탈-아날로그 변환기(239)에 입력을 제공한다.

보드 어드레스 선택(238)은 테스팅 때 사용되지 않는 상위 4비트의 상태 메모리 어드레스에 의해 주소 지정되어 테스트 루틴이 적개될 때 국부 컴퓨터로부터의 입력을 확인한다. 이는 국부 컴퓨터가 각 인가 및 측정 보드상의 상태 메모리를 적재시키는 수단을 제공한다.

측정 및 최종 부하 실행 어드레스 메모리(237)는 두가지의 목적을 제공한다. 먼저, 인가 및 측정 회로(236)의 정확도를 유지하는데 필요한 측정 루틴은 메모리(237)내에 포함된다. 적당한 시간에서, 어떠한 테스팅이 발생하지 않을 때, 이들 루틴은 실행될 것이다. 그후 측정 비틀림 D/A 변환기는 인가 및 측정 회로(236)를 측정하도록 구동된다. 둘째, 작업 레지스터(235)가 마지막으로 적재되었을 때를 알기 위해 테스트 루틴을 디버깅(debugging)할 때 필요하다. 메모리(237)는 이와 같은 정보를 기억하여 테스트 엔지니어로 하여금 테스트 루틴의 실행을 후방으로 추적하도록 하여 레지스터(235)의 부하내의 결함을 확이하도록 한다.

제12도는 제2도의 바이어스 공급 장치(57)를 나타내는 상세한 블럭 다이어그램이다. 상태 메모리(240)는 바이어스 공급 장치(57)에 할당되는 상태 메모리의 부분을 포함한다. 상태 메모리(240)는 주 어드레스 버스(42) 및 주 데이타 버스(43)에 접속된다. 부가적으로, 클럭 라인(68)은 상태 메모리(240)에 접속된다.

상태 메모리(240)는 불이행 버스(73) 및 근사치 버스(74)에 접속된 불이행 논리(240)에 입력을 제공한다. 상태 메모리(240)는 또한 로그 데이타 버스(75)에 접속된 데이타 로그 논리(242)에 입력을 제공한다. 아날로그 어드레스 버스(76)는 또한 데이타 로그 논리(242)에 접속된다. 제1바이어스 공급 장치(245) 및 제2바이어스 공급 장치(246)는 4개의 테스트 헤드에 접속되어 클럭 라인(68) 및 상태 메모리(240)로부터 입력을 수신한다. 측정 논리(247)는 4개의 테스트 헤드, 클럭 라인(68) 및 상태 메모리(240)로부터 입력을 수신하여 아날로그 데이타 버스(77)에 출력을 발생한다. 부하 보드 제어 레지스터(248)는 클럭 라인(68) 및 상태 메모리(240)로부터 입력을 수신하며, 테스트 헤드에 접속된다.

바이어스 공급 장치(245),(246)는 상태 메모리(240)에 의해 프로그램되어 테스트되어질 부분에 전원을 공급한다. 측정 논리(247)는 상기 핀이 전력인가에 적절히 응답하는가를 결정하며, 아날로그 데이타 버스(77)에 아날로그 측정을 공급한다. 부하 보드 제어 레지스터(248)는 제5도의 부하 보드 레지스터와 유사하다.

제13도는 제2도의 데이타 로깅 장치를 나타내는 상세한 블럭 다이어그램이다. 상태 메모리(250)는 데이타 로깅 장치(59)에 전용된 상태 메모리(10)의 부분을 포함하며, 주 어드레스 버스(42), 주 데이타 버스(43) 및 클럭 러인(69)에 접속된다.

시퀀스 논리(251)는 아날로그 어드레스 버스(76) 및 아날로그 데이타 버스 (77)에 접속된다. 시퀀스 논리(251)는 상태 메모리(250)로부터 입력을 수신하며, 클럭 라인(69)은 16비트 아날로그-디지탈 변환기(252)에 접속된 출력을 갖는다. 최소/최대 논리(253)는 상태 메모리(250) 및 A/D 변환기(252)로부터의 입력을 가지며, FIFO 메모리 구성(254)에 접속된 출력을 갖는다. 자동 측정 시스템(255)은 상태 메모리(250)에 접속된 입력을 가지며, A/D 변환기(252)에 접속된 입력을 갖는다. FIFO 논리(256)는 로그 데이타 버스(75)에 접속되어 상태 메모리(250)로부터 입력을 수신한다. FIFO 논리(256)는 FIFO 메모리 구성(254)에 입력을 제공한다. FIFO 메모리 구성(254)은 FIFO 어드레스 버스(46) 및 FIFO 데이타 버스(47)에 접속된다.

시퀀스 논리(251)는 아날로그 데이타 버스(77)상의 데이타가 로그되는 시퀀스 논리를 결정하며, 데이타를 확인한다. 데이타는 시퀀스 논리(251)로부터 A/D 변환기 (252)로 전송되는데, 여기에서, 디지탈 형태로 변환된다. 상태 메모리(250)에 의해 구동되는 자동 측정 장치(255)는 A/D 변환기의 정확도를 유지시키는 작용을 한다. A/D 변환기(252)로부터의 데이타는 FIFO 데이타 버스(47)상의 출력을 위해 FIFO 메모리 구성(254)으로 직접 전송되며, 최소/최대 논리(253)으로 전송된다. 최소/최대 논리 (253)의 출력은 로그 데이타 버스(75)상의 데이타 로깅을 위한 요청을 FIFO 메모리로 전송하여 메모리 구성(254)을 제어한다.

제14도는 제2도의 특별 측정 장치(58)를 나타내는 상세한 블럭 다이아그램이다. 특별 측정 장치(58)는 테스터의 고속 구성에 적합하지 않은 측정에 사용된다. 이는 테스터 능력의 확장에 대한 분야에 이용된다. 이와 같은 이유로, 특별 측정 장치(58)는 특별 설치의 요구에 많은 상업성으로 가지며 넓은 용도를 갖는다. 상태 메모리(260)는 특별 측정 보드(58)에 전용되며, 주 어드레스 버스(42), 주 데이타 버스(43) 및 클럭 라인(70)에 접속된 상태 메모리(10)의 부분을 포함한다. 주 데이타 버스(43)는 상태 메모리(260)로부터의 입력을 가지며, 디지탈 버스(262)에 접속된 버퍼(261)에 접속된다. 라인(70)은 타이밍 멀티플렉서(263)에 접속된다. 타이밍 멀티플렉서(263)는 스위치(264) 및 제한 비교기(265)에 입력을 제공한다. 제한 비교기(265)는 상태 메모리(260)로부터의 입력을 가지며, 불이행 논리(266)에 입력을 제공한다. 불이행 논리(266)는 상태 메모리(260)로부터 입력을 가지며, 디지탈 비교기(367)로부터 입력을 갖는다. 불이행 논리(266)는 불이행 버스(73) 및 근사치 버스(74)에 접속된다. 디지탈 비교기(267)는 상태 메모리(260)로부터의 입력을 가지며, 디지탈 버스(262)에 접속된다. 디지탈 시퀀서(268)는 상태 메모리(260)로부터의 입력을 가지며, 디지탈 버스(262)에 접속된다.

데이타 로그 논리(269)는 상태 메모리(260)로부터의 입력을 가지며, 로그 데이타 버스(75)에 접속된다. I/C 멀티플렉서(270)는 상태 메모리(260)로 부터 입력을 가지며 아날로그 어드레스 버스(76) 및 아날로그 데이타 버스(77)에 접속된다. I/C 멀티플렉서(270)는 아날로그 버스(271)에 접속된다.

제한 비교기(265)는 아날로그 버스에 접속된 출력을 갖는다. 합 및 차 증폭기(272)는 아날로그 버스(271)에 접속된 입력과 아날로그 버스(271)에 접속된 출력을 갖는다. 제어점(273)은 디지탈 버스(262) 및 상태 메모리(266)에 접속된 입력과 아날로그 버스(271)에 접속된 출력을 갖는다. 테스트 멀티플렉서(274)는 테스트 헤드로부터의 입력을 가지며, 아날로그 버스(271)에 접속된 출력을 갖는다. 제1비교기 (275)는 아날로그 버스(271)에 접속된 입력과, 디지탈 버스(262)에 접속된 출력을 갖는다. 유사하게, 제2비교기(276)는 제1비교기의 입력에 접속된 입력과 디지탈 버스(262)에 접속된 출력을 갖는다. 증배기(277)는 아날로그 버스(271)에 접속된다. 인가 축적(278)은 디지탈 버스(262)에 접속된 입력과 스위치(264)에 접속된 출력을 갖는다. 스위치(264)의 출력은 아날로그 버스(271)에 접속된다.

특별 측정 장치(58)의 능력의 이용은 상태 메모리의 프로그램을 통해 테스트 엔지니어의 제어하에 존재한다. 전형적으로, 장치(58)가 사용될 때, 측정이 완성될 때까지는 새로운 상태의 발생을 금하는 상태 메모리의 상태 발생기 부분내로 명령이 삽입된다.

특별 측정 장치의 주기능은 주행시간 측정이다. 상기 메모리내의 임의의 레지스터 또는 위치는 버퍼(261)를 통해 주 데이타 버스(43)에 결합되는 내부 디지탈 버스(262)를 거쳐 변환된다. 이와 같은 동작 모드에서, 예상된 값은 제어점 D/A 변환기(273)으로 로드되며, 측정되는 점으로부터의 아날로그 값은 I/C 멀티플렉서 (270)를 통해 내부 아날로그 버스(271)상으로 경로 지정되고, 비교기(275),(276)중의 하나가 예상된 값과 실제값을 비교하는데 이용된다. 이와 같은 방법으로, 디지탈 절단 또는 연속적인 근사 방법은 임의의 제어 레지스터를 측정하거나 테스터내 상태 메모리 위치를 측정하는데 사용된다.

장치의 부분이 아날로그 출력 선로를 갖지 않은 경우에, 불이행 버스(73)의 부분은 측정될 위치에서의 비교의 결과를 디지탈 비교기(267)로 전달하는데 이용되어 측정 루프를 완성한다.

제어점(273)은 매우 정확한 D/A 변환기이며 전체 테스터를 위한 표준으로 간주된다. 테스트 헤드로부터의 시간은 멀티플렉서(274)를 통해 제공되어 외부 아날로그 버스상의 값은 제어점(273)을 설정할 목적을 위해 나타난다.

지금까지, 개선된 집적 회로 테스터가 본 발명에 의해 제공되는 것이 확실해진다. 본 발명의 구성은 매우 높은 속도의 테스팅이 조정 컴퓨터와 힘 및 측정 회로간의 전송 속도 제한을 제거함으로써 수행되어지는 것을 허용한다. 상태 기계 개념은 단지 진행을 모니터하는 국부 컴퓨터가 자발적인 테스팅을 하도록 하는데 사용된다. 본 발명이 특정 실시예에 한하여 언급되었지만은 본 발명의 영역을 벗어나지 않는 한도내에서 많은 변형 및 수정이 가능하다.

Claims

전자 장치의 각 핀에 결합되도록 채택된 인가 및 측정 유니트(28,56)와, 다수의 메모리 위치를 가지며, 상기 위치는 상기 인가 및 측정 유니트(28,56)를 최소한 하나의 상태로 구동시키기에 충분한 정보를 기억할 수 있으며, 상기 다수의 위치는 전체 테스트 패턴을 포함하기에 충분하도록 구성된 상태 메모리(10)와, 상기 메모리(10)내에 기억된 테스트 프로그램에 응답하여 상기 상태 메모리(10)에 어드레스를 제공하는 상태 발생기 수단(21,51)으로 이루어진 핀을 갖는 전자 장치 테스트용 집적 회로 테스터.
제1항에 있어서, 상기 인가 및 측정 유니트(28,56), 상기 상태 메모리(10) 및 상기 상태 발생기(21,51)에 결합된 스테이션 제어 수단을 더 구비하며, 상기 인가 및 측정 유니트(28,56)가 상기 스테이션 제어 수단(22,52)에 통과/불이행 지시를 제공하며, 상기 스테이션 제어수단(22,52)이 상기 통과/불이행 지시 및 상기 상태 메모리(10)의 내용에 응답하여 상기 상태 발생기(21,51)의 분기를 제어하고 상기 장치를 적어도 두개의 카테고리로 분리하는 것을 특징으로 하는 전자 장치 테스트용 집적 회로 테스터.
제1항에 있어서, 상기 인가 및 측정 유니트(28,56)에 결합되어 그들로부터 아날로그 측정치를 수신하여 아날로그 측정치에 대한 디지탈화된 결과치를 발생하는 데이타 로깅 장치 수단(32,59)을 더 구비하는 것을 특징으로 하는 전자 장치 테스트용 집적 회로 테스터.
제3항에 있어서, 상기 상태 메모리(10)에 결합되어 로드시키고, 상기 데이타 로깅 수단에 결합되어 그들로부터 디지탈 결과치를 수신하는 범용 컴퓨터 수단(11,35)을 더 구비하는 것을 특징으로 하는 전자 장치 테스트용 집적 회로 테스터.
제1항에 있어서, 상기 인가 및 측정 유니트(28,56)와 상기 상태 메모리에 결합되어 상기 인가 및 측정 유니트(28,56)로 부터의 아날로그 측정치를 선택적으로 수신하며, 상기 상태 메모리(10)의 제어하에 테스트를 수행하는 수단을 더 구비하는 것을 특징으로 하는 전자 장치 테스트용 집적 회로 테스터.
상기 장치의 각 핀을 인가 및 측정 유니트(28,56)에 결합시키는 단계와, 테스트 프로그램에 따른 어드레스를 제공하도록 상태 발생기(21,51)를 동작시키는 단계와, 상기 각 어드레스에 대해, 적어도 한개의 전체 테스트 루틴을 포함하는 상태 메모리(10)로부터의 정보를 제공하여 상기 인가 및 측정 유니트중(28,56)의 적어도 한개의 상태를 한정하는 단계로 이루어진 전자 장치 테스트 방법.
제6항에 있어서, 상기 인가 및 측정 유니트(28,56)의 적어도 한개의 상태에 대하여, 상기 장치의 적어도 한개의 핀에 선정된 인가 상태를 인가시키는 단계와, 상기 장치의 적어도 한개의 핀의 응답을 측정하는 단계와, 통과/불이행 기준을 적어도 한개의 통과/불이행 지시를 발생하도록 인가시키는 단계를 더 포함하는 것을 특징으로 하는 전자 장치 테스트 방법.
제7항에 있어서, 상기 상태 발생기(21,51)의 분기를 제어하기 위해 적어도 한개의 통과/불이행 지시를 이용하는 단계를 더 포함하는 것을 특징으로 하는 전자 장치 테스트 방법.
제7항에 있어서, 상기 측정된 응답중 선택된 응답을 디지탈화시키는 단계와, 상기 디지탈화된 응답을 범용 컴퓨터(11,35)로 수집시키는 단계를 더 포함하는 것을 특징으로 하는 전자 장치 테스트 방법.
제6항에 있어서, 상기 상태 메모리(10)의 제어하에 상기 상태 발생기(21,51)의 동작을 멈추게 하는 단계와, 상기 핀중 적어도 한개의 핀상에 적어도 한개의 특정 테스트를 수행하는 단계와, 상기 적어도 한개의 특정 테스트의 결과치에 통과/불이행 기준을 적용시키는 단계를 더 포함하는 것을 특징으로 하는 전자 장치 테스트 방법.