KR920022751A - 하위레벨 프로세서의 통화로계 버스 선택방법 - Google Patents

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KR920022751A
KR920022751A KR1019910007109A KR910007109A KR920022751A KR 920022751 A KR920022751 A KR 920022751A KR 1019910007109 A KR1019910007109 A KR 1019910007109A KR 910007109 A KR910007109 A KR 910007109A KR 920022751 A KR920022751 A KR 920022751A
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한태만
조주현
김화성
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경상현
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M3/00—Automatic or semi-automatic exchanges

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Hardware Redundancy (AREA)

Abstract

내용 없음.

Description

하위레벨 프로세서의 통화로계 버스 선택방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실행을 위한 하드웨어 구성도,
제2도는 본 발명의 실행과정을 내타내 흐름도.

Claims (2)

  1. 하위레벨 메인보드(1), 상기 하위레벨 메인보드(1)에 연결되고 GPIP(General Purpose Interrupt Register)와 DDR(Data Direction Register)을 구비하는 MFP(Multi-Function Peripheral Processsor : 3)를 포함하여 구성된 하위레벨 인터페이스 보드(2,8), 상기 하위레벨 인터페이스 보드(2,8)에 TD-버스(6)로 연결되는 하드웨어 유니트(12 내지 15)로 구성되며 TD-버스(6,7)에 의해 상기 하드웨어 유니트(12 내지 15)를 중심으로 이중화되어 있는 전전자 교환기의 통화로계 버스 선택 방법에 있어서, 수신대기 상태(101)에서 사용자 프로그램으로 부터 파라메타를 받아 상기 하드웨어 유니트(12 내지 15)중 하나를 선택하는 (102) 제1단계, 상기 GPIP를 하드웨어 포트 어드레스에 할당한 후(103), 상기 GPIP의 레지스터 값을 읽고 쓰는 (104) 제2단계, 상기 DDR에 하드웨어 시그날 및 데이타의 입출력 방향을 지정하는 제3단계, 상기 GPIP의 하드웨어 시그날을 감시하는 비트 4,7을 이용하여 버스를 선택하는 제4단계로 구성됨을 특징으로 하는 하위레벨 프로세서의 통화로계 버스 선택방법.
  2. 제1항에 있어서, 상기 제4단계는 상기 GIPI의 비트 4와 비트 7의 상태를 분석하여 일치하면 B-버스(7)을 선택하는 (108) 제1단계, 상태가 일치하지 않으면 A버스(8)를 선택하는 제2단계, 및 상기 버스 선택후 데이타 전송을 대기하는 제3단계로 이루어짐을 특징으로 하는 하위레벨 프로세서의 통화로계 버스 선택방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910007109A 1991-05-02 1991-05-02 하위레벨 프로세서의 통화로계 버스 선택방법 KR940003845B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465300B1 (ko) * 1999-10-28 2005-01-13 엘지전자 주식회사 하위 프로세서의 인터페이스 제어장치

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