KR920022712A - 기수의 트랜지스터 칩으로부터의 마이크로파 파워를 분할/합성하는 장치 및 방법 - Google Patents

기수의 트랜지스터 칩으로부터의 마이크로파 파워를 분할/합성하는 장치 및 방법 Download PDF

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KR920022712A
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세끼자와 다다시
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Abstract

내용 없음.

Description

기수의 트랜지스터 칩으로부터의 마이크로파 파워를 분할/합성하는 장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 플레이너 바이나리 트리(planar binary tree)형 송신라인 구조를 나타내는 개통도,
제6도는 본 발명에 의한, 3개의 12셀 트랜지스터 칩이 4포트 입력 송신선을 사용하는 단일 입력포트의 2-포트 출력 송신선을 사용하는 단일 출력포트에 접속된, 본 발명의 일구성예를 나타내는 평면도,
제7도는 본 발명에 의한, 3개의 8셀 트랜지스터 칩이, 2포트 입력 송신선을 사용하는 단일 입력포트와, 4-포트 출력 송신선을 사용하는 단일출력 포트에 접속돼 있는 본 발명의 다른 구성예를 나타내는 평면도.

Claims (28)

  1. 단일 포트에, 각각 우수의 셀들로 구성된 2N+1개의 멀티-셀 모노리식 트랜지스터 칩에 접속시키는 파워 분할기/합성기 회로에 있어서, 그 제1단부의 2P송신선 포트를 제2단부의 단일 포트에 접속시키는, 제1과 제2단부를 갖는 플레이너 바이나리트리형 송신선 수단과, 여기서, 상기 N과 P는 각각 1이상의 정수이며, 상기 2P의 송신선 포트 각각에 동수의 셀들을 접속시키는 접속수단을 구비한 것을 특징으로 하는 파워 분할기/합성기 회로.
  2. 제1항에 있어서, P는이 되도록 선택되며, 상기 식에서, R은 1보다 큰 정수이고, C는 2N+1칩들의 셀수의 총합계이고, 상기 접속수단이 R셀을 상기 2P송신선 포트 각각에 접속시키는 것이 특징인 파워 분할기/합성기 회로.
  3. 제2항에 있어서, 적어도 하나의 트랜지스터 칩으로부터의 일부 셀들이, 상기 칩으로 부터의 다른 셀들이 접속되는 포트와는 상이한 송신선 포트에 접속된 것이 특징인 파워 분할기/합성기 회로.
  4. 제1항에 있어서, 상기 트랜지스터칩들이 전계효과 트랜지스터(FET)칩인 것이 특징인 파워 분할기/합성기 회로.
  5. 제1항에 있어서, 상기 트랜지스터 칩들이 바이폴라 칩인 것이 특징인 파워 분할기/합성기 회로.
  6. 제1항에 있어서, 상기 2N+1칩들 각각이 동수의 셀들을 함유한 것이 특징인 파워 분할기/합성기 회로.
  7. 제1항에 있어서, 소정 파장의 신호들을 수신하며, 상기 송신선 구조체의 제1단부의 송신선 포트들의 폭이 ½파장 미만인 것이 특징인 파워 분할기/합성기 회로.
  8. 단일 입력 및 출력포트에, 각각, 단일 입력 및 출력단을 갖는 우수의 셀들로 구성된 2N+1개의 멀티-셀 모노리식 트랜지스터칩들을 접속시키기 위한 파워 분할기/합성기 회로에 있어서, 그 제1단부의 2P송신선 포트를 제2단부의 단일 입력포트에 접속시키기 위한, 제1과 제2단부를 갖는 제1플레이너 바이나리 트리형 송신선 구조체와, 그 제1단부의 2S송신선 포트를 그 제2단부의 단일출력포트에 접속시키기 위한, 제1과 제2단부를 갖는 제2플레이너 바이나리 트리형 송신선 구조체를 포함한 송신선 수단과, 상기에서, N,P,S는 각각 1이상의 정수이며, 상기 2P의 송신선 포트 각각에 동수의 입력단을 접속시키고, 상기 2S의 송신선 포트 각각에 동수의 출력단을 접속시키기 위한 접속수단을 구비한 것을 특징으로 하는 파워 분할기/합성기 회로.
  9. 제8항에 있어서, P는이 되도록 선택되며, 상기 식에서, R은 1보다 큰 정수이고, C는 2N+1칩들의 셀수의 총합계이고, 상기 접속수단이 R셀의 입력단을 상기 2P송신선 포트 접속시키고 상기 2S는이 되도록 선택되며, 상기 식에서, T은 1보다 큰 정수이고, 상기 접속수단이 T의 출력단을 상기 2S의 송신선 포트에 접속시키는것이 특징인 파워 분할기/합성기 회로.
  10. 제9항에 있어서, 1이상의 트랜지스터칩의 일부 입력단들이, 상기 1칩으로부터의 다른 입력단들이 접속된 포트와 상이한 송신선 포트에 접속돼 있고, 1이상의 트랜지스터 칩으로부터의 일부 출력단들은, 상기 1칩으로부터의 다른 출력단들이 접속된 포트와 상이한 송신선 포트에 접속돼 있는 것이 특징인 파워 분할기/합성기 회로.
  11. 제9항에 있어서, 상기 트랜지스터칩들이 전계효과 트랜지스터(FET)칩이고, 상기 입력 단들이 게이트 단자이고, 상기 출력단들이 드레인 단자인 것이 특징인 파워 분할기 합성기 회로.
  12. 제9항에 있어서, 상기 트랜지스터칩들이 바이폴라 칩이고, 상기 입력단들이 베이스 단자이고, 상기 출력단들이 콜렉터 단자인 것이 특징인 파워 분할기/합성기 회로.
  13. 제8항에 있어서, 상기 2N+1칩들 각각이 동수의 셀을 함유하고 있는 것이 특징인 파워 분할기/합성기 회로.
  14. 제8항에 있어서, 상기 소정 파장의 신호들을 수신하며, 상기 송신선 구조체의 제1단부의 송신선 포트의 폭이 ½파장 미만인 것이 특징인 파워 분할기/합성기 회로.
  15. 우수의 셀들로 각각 구성된, 2N+1의 멀티셀 모노리식 트랜지스터 칩들을 단일 포트에 접속시키는 방법에 있어서, 제1단부와 제2단부를 갖으며, 그 제1단부의 2P송신선 포트를 제2단부의 단일 포트에 접속시키고 있는 플레이너 바이나리 트리형 송신선 구조를 설치하고, 여기서 상기 N과 P는 각각 1이상의 정수이며, 상기 2P의 송신선 포트 각각에 동수의 셀들을 접속시키는 것을 특징으로 하는 트랜지스터칩 접속방법.
  16. 제15항에 있어서, P는이 되도록 선택하는 단계를 더 행하며, 상기 식에서, R은 1보다 큰 정수이고, C는 2N+1칩들의 셀 수의 총합계이고, 상기 동수의 셀들의 접속하는 단계에서, R셀을 상기 2P송신선 포트에 접속시키는 것이 특징인 파워 분할기/합성기 회로방법.
  17. 제16항에 있어서, 상기 동수의 셀을 접속시키는 단계에서, 1이상의 트랜지스터칩으로부터의 셀들을 상기 2P송신선 포트들 중 1이상에 접속시키는 것이 특징인 파워 분할기/합성기 회로방법.
  18. 제15항에 있어서, 상기 트랜지스터칩들이 전계효과 트랜지스터(FET)칩인 것이 특징인 파워 분할기/합성기 회로방법.
  19. 제15항에 있어서, 상기 트랜지스터칩들이 바이폴라 칩인 것이 특징인 파워 분할기/합성기 회로방법.
  20. 제15항에 있어서, 상기 2N+1칩들 각각이 동수의 셀들을 함유한 것이 특징인 파워 분할기/합성기 회로방법.
  21. 제15항에 있어서, 소정 파장의 신호들을 상기 송신선 구조체에 공급하는 단계를 더 행하며, 상기 송신선 구조체의 제1단부의 송신선 포트들의 폭이 ½파장 미만인 것이 특징인 파워 분할기/합성기 회로 방법.
  22. 단일 입력 및 출력포트에, 각각, 단일 입력 및 출력단을 갖는 우수의 셀들로 구성된 2N+1개의 멀티-셀 모노리식 트랜지스터칩들을 접속시키는 방법에 있어서, 그 제1단부의 2P송신선 포트를 제2단부의 단일 입력포트에 접속시키기 위한, 제1과 제2단부를 갖는 제1플레이너 바이나리 트리형 송신선 구조체를 설치하고, 그 제1단부의 2S송신선 포트를 그 제2단부의 단일출력포트에 접속시키기 위한 제1과 제2단부를 갖는 제2플레이너 바이나리 트리형 송신선 구조체를 설비하고, 상기에서, N,P,S는 각각 1이상의 정수이며, 상기 2P의 송신선 포트 각각에 동수의 입려단을 접속시키고, 상기 2S의 송신선 포트 각각에 동수의 출력단을 접속시키는 것을 특징으로 하는 파워 분할기/합성기 회로방법.
  23. 제22항에 있어서, P를이 되도록 선택는 단계와, 상기 식에서 R은 1보다 큰 정수이고, C는 2N+1칩들의 셀수의 총합계이고, 상기 S를,가 되도록 선택하는 단계를 더 행하며, 상기 식에서 T는 1보다 큰 정수이고, 상기 입력단들을 접속시키는 단계에서, R의 입력단들을 상기 2P의 송신선 포트 각각에 접속시키고, 상기 출력단들을 접속시키는 단계에서, T의 출력단들을 상기 2S의 송신선 포트 각각에 접속시키는 것이 특징인 파워 분할기/합성기 회로방법.
  24. 제23항에 있어서, 상기 입력단들을 접속시키는 단계에서, 1이상의 트랜지스터칩으로부터의 입력단들을 1이상의 상기 2S송신선 포트에 접속하고, 출력단들을 접속시키는 단계에서, 1이상의 트랜지스터칩으로부터의 출력단들을 1이상의 상기 2S송신선 포트에 접속시키는 것이 특징인 파워 분할기/합성기 회로방법.
  25. 제23항에 있어서, 상기 트랜지스터칩들이 전계효과 트랜지스터(FET)칩이고, 상기 입력단들이 게이트 단자이고, 상기 출력단들이 드레인 단자인 것이 특징인 파워분할기/합성기 회로방법.
  26. 제23항에 있어서, 상기 트랜지스터칩들이 바이폴라 칩이고, 상기 입력단들이 베이스단자이고, 상기 출력단들이 콜렉터 단자인 것이 특징인 파워 분할기/합성기 회로방법.
  27. 제22항에 있어서, 상기 2N+1칩들 각각이 동수의 셀을 함유하고 있는 것이 특징인 파워 분할기/합성기 회로방법.
  28. 제22항에 있어서, 소정파장의 신호들을 상기 송신선 구조체에 공급하는 단계를 더 행하며, 상기 송신선 구조체의 제1단부의 송신선 포트의 폭이 ½파장 미만인 것이 특징인 파워 분할기/합성기 회로방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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