KR920016955A - 메모리 아비트래이션회로 및 방법 - Google Patents

메모리 아비트래이션회로 및 방법 Download PDF

Info

Publication number
KR920016955A
KR920016955A KR1019910002855A KR910002855A KR920016955A KR 920016955 A KR920016955 A KR 920016955A KR 1019910002855 A KR1019910002855 A KR 1019910002855A KR 910002855 A KR910002855 A KR 910002855A KR 920016955 A KR920016955 A KR 920016955A
Authority
KR
South Korea
Prior art keywords
bgc
cbreq
controller
signal
bus
Prior art date
Application number
KR1019910002855A
Other languages
English (en)
Other versions
KR960004690B1 (ko
Inventor
유동관
Original Assignee
이만용
금성정보통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이만용, 금성정보통신 주식회사 filed Critical 이만용
Priority to KR1019910002855A priority Critical patent/KR960004690B1/ko
Publication of KR920016955A publication Critical patent/KR920016955A/ko
Application granted granted Critical
Publication of KR960004690B1 publication Critical patent/KR960004690B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

내용 없음

Description

메모리 아비트래이션회로 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 메모리 아비트레이션회로에 의해 실행되는 상태 천이도, 제3도는 제2도에 대한 하드웨어의 구성도.

Claims (3)

  1. 단일 CPU와 다중 콘트롤러간에 메모리의 사용권리를 할당하는 메모리 아비트레이션회로에 있어서, 제1콘트롤러, 제2콘트롤러 및 CPU로부터 메모리의 사용에 대한 요구신호(CBREQ1,CBREQ2,PBREQ)를 받고 이를 논리조합한 다음 클럭펄스(CLK)가 인가될때에 제2콘트롤러에 버스의 사용권을 주는 신호(BGC2)를 발생시키는 BGC2신호발생부(30)와, 상기 제1콘트롤러 및 CPU로부터의 메모리 사용에 대한 요구신호(CBREQ1,PBREQ)를 인가받아서 버스의 상태(,BGC2)에 따라 제1콘트롤러에 버스의 사용권리를 할당하는 신호(BGC1)를 발생시키는 BGC1신호발생부(20)와, 상기 CPU로부터의 메모리 사용에 대한 요구신호(PBREQ)와 버스의 상태에 따른 신호를 논리조합하여 CPU에 버스의 사용권리를 할당하는 신호(BGP)를 발생시키는 BGP신호발생부(10)를 포함하여 구성된 것을 특징으로 하는 메모리 아비트래이션회로.
  2. CPU, 제1콘트롤러 및 제2콘트롤러로부터의 메모리 버스사용에 대한 요구신호(PBREQ,CBREQ1,CBREQ2)와 상기 버스의 사용권리를 상기 CPU, 제1콘트롤러, 제2콘트롤러에게 주는 신호(BGP,BGC1,BGC2)에 있어서, CPU에게 버스의 사용권리를 주는 신호(BGP)는 BGP(t+1)=ㆍPBREQ로 하고 제1콘트롤러에게 상기 버스의 사용권리를 주는 신호(BGC1)는 BGC1(t+1)=CBREQ1ㆍ(BGC1+)로 하며 상기 제2콘트롤러에게 버스의 사용권리를 주는 신호(BGC2)는 BGC2(t+1)=CBREQ1ㆍ(BGC1+ +BGC2)로 하는 것을 특징으로하는 메모리 아비트래이션방법.
  3. 제2항에 있어서, PBREQ신호와 CBREQ1신호 및 CBREQ2신호가 둘이상 동시에 발생할때에 그 우선순위를 PBREQ〉CBREQ1〉CBREQ2로 함을 특징으로 하는 메모리 아비트래이션방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910002855A 1991-02-21 1991-02-21 메모리 아비트래이션장치 KR960004690B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910002855A KR960004690B1 (ko) 1991-02-21 1991-02-21 메모리 아비트래이션장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910002855A KR960004690B1 (ko) 1991-02-21 1991-02-21 메모리 아비트래이션장치

Publications (2)

Publication Number Publication Date
KR920016955A true KR920016955A (ko) 1992-09-25
KR960004690B1 KR960004690B1 (ko) 1996-04-11

Family

ID=19311362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910002855A KR960004690B1 (ko) 1991-02-21 1991-02-21 메모리 아비트래이션장치

Country Status (1)

Country Link
KR (1) KR960004690B1 (ko)

Also Published As

Publication number Publication date
KR960004690B1 (ko) 1996-04-11

Similar Documents

Publication Publication Date Title
GB1487953A (en) Asynchronous communications bus
KR860009352A (ko) 멀티프로세서 시스템장치 및 그 통신방법
PL167608B1 (pl) Sposób i urzadzenie do zarzadzania przesylaniem danych miedzy pamieciaa urzadzeniami zewnetrznymi PL PL
KR860001382A (ko) 분할된 개입중단 인터페이스 회로
KR920016955A (ko) 메모리 아비트래이션회로 및 방법
EP0886218A3 (en) Time multiplexed scheme for deadlock resolution in distributed arbitration
KR910008592A (ko) Cpu의 버스 소유권의 해제 방지 지연 논리
KR900000607B1 (ko) Dmac 채널요구 분할회로
KR930005478Y1 (ko) 데이지-체인상의 버스 리퀘스트 회로
KR0146742B1 (ko) 시분할 메모리 엑세스 장치
KR950023107A (ko) 공용버스에서의 버스점유 중재장치
JP2786091B2 (ja) バスリクエスタ
KR960025027A (ko) 디램 리프래쉬 기능을 갖는 아비터 회로
KR950003392B1 (ko) 공통 메모리 액세스 장치
KR960018929A (ko) 백플레인버스를 시분할방식으로 사용하기 위한 버스용 모듈
KR960025029A (ko) 아비터를 이용한 다중노드 공통 버스 송신 정합 장치
KR920004415B1 (ko) 데이타 전송회로 및 방법
KR950020200A (ko) 인터럽트버스 중재방법
SU515111A1 (ru) Устройство приоритета
KR890015141A (ko) 동기 버스의 버스 요구를 위한 제어회로
KR970002664A (ko) 제어신호 공급회로
KR950006613A (ko) 중앙처리장치와 주변장치간의 버스이양장치
JPH01245737A (ja) シリアルデータ転送回路
KR930014037A (ko) 공유상태의 캐쉬데이타의액세스 중재회로
KR930007087A (ko) 시스템 버스 아비트레이션 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050330

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee