KR920015741A - 주파수 제어용 pll회로 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 주요부 제어용 PLL회로.
Claims (1)
- VCD와 주파수분배기와 기준주파 발진기와 위상비교기와 적분기로 구성된 PLL회로에 있어서, 디지탈 제어발진기의 출력을 타이밍 제어를 위해 제어게이트에 직렬 연결하여 주파수 분배기에 입력시키고, 기준주파수를 얻기 위한 수정발진회로를 분주회로에 입력하여 클릭을 생성토록하고, 클릭신호를 제어신호 디코더에 입력시켜 기준주파수 출력과 제어신호 리셋 출력을 발생시키도록하고 수정 발진 출력을 제어게이트에 인가하여 카운트 제어회로의 앤드게이트에 연결하여 주파수편차 카운터의 동작을 제어하도록 하며, 주파수 분배기의 캐리 출력을 제어게이트의 리셋단자를 제어하고, 도한 기준주파수 출력에 의해 제어게이트 셋단자를 제어하고, 제어신호 리셋출력에 의해 주파수 분배기의 리셋단자와 제어 게이트의 리셋단자를 기준주파수에 의해 제어 게이트셋 단자를 제어하도록 연결하며, 주파수 편차 카운터의 다운카운터 단자와 업카운트 단자를 카운트 제어회로의 앤드게이트에 제어하도록 연결하고, 주파수 편차 디지탈 출력과 언더플로워 및 오바플로워 신호단자를 디지탈 제어발진기에 연결하여, 디지탈 제어 발진기의 발진 주파수를 제어하도록 연결한 구성을 특징으로 하는 주파수 제어용 PLL회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000200A KR920015741A (ko) | 1991-01-09 | 1991-01-09 | 주파수 제어용 pll회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000200A KR920015741A (ko) | 1991-01-09 | 1991-01-09 | 주파수 제어용 pll회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR920015741A true KR920015741A (ko) | 1992-08-27 |
Family
ID=67396287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910000200A KR920015741A (ko) | 1991-01-09 | 1991-01-09 | 주파수 제어용 pll회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920015741A (ko) |
-
1991
- 1991-01-09 KR KR1019910000200A patent/KR920015741A/ko not_active Application Discontinuation
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
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