Claims (1)
DM방식 디지탈 통신 시스템의 링 코드 검출회로에 있어서, 소정 주파수의 메인 시스템 클럭신호(MCK)를 반전 입력하고 프레임 동기신호(FS)에 동기하여 상기 메인 시스템 클럭신호(MCK)를 소정 분주하여 제1-제11클럭신호(CLK1-CLK11)를 발생하는 제어신호부 발생부(10)와, 소정 저장 영역을 가진 램(RAM)(25)을 구비하고 있으며, 상기 프레임 동기신호(FS)에 동기되며 상기 제3클럭신호(CLK3)의 주파수와 같은 채널 주파수로 시분할 다중화된 수신 데이타(RXD)를 상기 제2클럭신호(CLK2)의 반주기 마다 입력하여 상기 메인 시스템 클럭(MCK)과 상기 제1-제2클럭신호(CLK1-CLK2)를 소정 논리 조합하여 발생시킨 수신 데이타 라이트 신호와 소정의 수신 데이타 라이트 어드레스에 의해상기 램(25)에 저장하고, 저장된 데이타를 상기 제2클럭신호(CLK2)를 반전시켜 발생시킨 변환 데이타 리드 신호와 소정의 데이타 리드 어드레스에 의해 프레임순으로 입력되는 수신 데이타(RXD)의 배열을 16프레임 단위의 채널등으로 변환하여 상기 제2클럭신호(CLK2)의 나머지 반주기 마다 출력하는 수신 데이타 변환부(20)와, 상기 수신 데이타(RXD)가 각 프레임의 채널 순서에 따라 상기 램(25)에 저장되며, 저장된 데이타가 각 채널의 프레임 순서에 따라 출력되도록 상기 제2클럭신호(CLK2)를 선택신호로 하여 상기 제3-제11클럭신호(CLK3-CLK11)를 소정 조합에 의해 수신 데이타 라이트 어드레스와 변환 데이타 리드 어드레스를 발생하여 상기 수신 데이타 변환부(20)에 제공하는 어드레스 발생부(30)와, 상기 제2클럭신호(CLK2)를 상기 제1클럭신호(CLK1)로서 래치시킨 쉬프트 클럭신호(SLK)에 의해 상기 수신 데이타 변환부(20)에서 직렬 출력되는 데이타를 쉬프트시켜 병렬데이타로 변환하는 직/병렬 변환부(40)와, 설정된 링 코드에 대응 여부에 어드레스의 데이타를 일정논리 값을 세팅한 롬(ROM)(51)을 구비하고 있으며, 상기 직/병렬 변환부(40)의 병렬 데이타에 대응하는 상기 롬(51)의 어드레스에 세팅되어 있는 데이타를 링 코드 검출여부를 나타내는 검출신호(CUD)로 출력하는 링 코드 검출부(50)와, 상기 검출신호(CUD)의 상태에 따라 링 코드 검출시키는 상기 제5클럭신호(CLK5)의 반전 신호를 업 카운트하고 링 코드 미검출시는 상기 제1클럭신호(CLLK1)를 다운 카운트하며, 16프레임 후에 다시 상기 카운트 결과를 로드(load)하며 검출신호(CUD)의 상태에 따라 카운트를 계속하는 가운트부(60)와, 상기 카운트부(60)의 카운트 값을 래치 클럭 신호에 의해 래치하며 상기 카운트부(60)가 업 카운트시 카운트 값이 “32”이상이 되면 라이트 클럭신호에 동기한 채널 번호 라이트 신호를 출력하는 제1오버플로우 검사부(70)와, 상기 제5클럭신호(CLK5)를 상기 제6클럭신호(CLK6)로 래치하여 상기 제1오버플로우 검사부(70)에 래치 클럭신호로 제공하며, 상기 래치 클럭신호와 상기 검출신호(CUD)와 상기 카운트부(60)의 카운트값과 상기 제1오버플로우 체크부(70) 래치된 최상위 비트 데이타를 소정 논리 조합하여 상기 카운트부(60)가 다운 카운트시 카운트 값이 “0”이 되면 카운트 디제이블시켜 카운트를 중지토록 하는 제2오버플로우 검사부(80)와, 소정 저장 영역을 가진 램(95)을 구비하고 있으며, 상기 제7,제11클럭신호(CLK7-CLK11)를 상기 램(95)의 어드레스로 입력하며, 상기 제3-제6클럭신호(CLK3-CLK6)를 소정 논리 조합하여 카운트 데이타 라이트 신호와 카운트 데이타 리드 신호를 발생하고, 상기 제1오버플로우 검사부(70)의 래치된 카운트 값을 상기 발생된 카운트 데이타 라이트 신호에 의해 상기 램(95)에 저장하며, 저장된 카운트 값을 상기 발생된 카운트 데이타 리드 신호에 의해 상기 카운트부(60)에 제공하는 카운트 데이타 저장부(90)와, 소정 저장영역을 가진 FIFO(102)를 구비하고 있으며, 상기 제1오버플로우 검사부(70)에 채널번호 라이트 신호에 의해 상기 제7-제11클럭신호(CLK7-CLK11)를 링 코드 검출된 채널 번호로 상기 FIFO(102)에 저장하고, 저장된 채널 번호를 데이타 리드신호(RD)에 의해 출력하는 채널 번호 출력부(100)로 구성되어 송신측에서 하나의 링 코드 발생회로에서 연속적으로 발생한 링 코드가 다중화 전송로의 해당 채널과 교환된 후 전송된 수신데이타를 수신하여 역 다중화시키지 않는 상태에서 전 채널에 대한 링 코드를 검출함을 특징으로 하는 디지탈 통신 시스템의 링 코드 검출회로.In a ring code detection circuit of a DM type digital communication system, a main system clock signal (MCK) of a predetermined frequency is inverted, and the main system clock signal (MCK) is divided in predetermined manner in synchronization with a frame synchronizing signal (FS). A control signal generator 10 for generating the eleventh clock signals CLK1-CLK11, and a RAM 25 having a predetermined storage area, which is synchronized with the frame sync signal FS; The time-division multiplexed received data RXD is input at the same channel frequency as that of the third clock signal CLK3 every half period of the second clock signal CLK2 to input the main system clock MCK and the first-first data. The received data write signal generated by the logical combination of the two clock signals CLK1-CLK2 and the predetermined received data write address are stored in the RAM 25, and the stored data is inverted in the second clock signal CLK2. Conversion day A reception data conversion unit for converting an array of reception data RXD inputted in a frame order according to a read signal and a predetermined data read address into a channel in units of 16 frames, and outputting the second clock signal CLK2 every remaining half period of the second clock signal CLK2. And the second clock signal CLK2 so that the received data RXD is stored in the RAM 25 according to the channel order of each frame, and the stored data is output in the frame order of each channel. The address generator 30 generates a received data write address and a converted data read address by using a combination of the third and eleventh clock signals CLK3-CLK11 as a signal and provides the received data converting unit 20 to the received data converting unit 20. And shifts data serially output from the received data converter 20 by the shift clock signal SLK which latches the second clock signal CLK2 as the first clock signal CLK1. A serial / parallel conversion section 40 for converting to column data, and a ROM (ROM) 51 for setting a constant logical value of data of an address according to whether or not it corresponds to a set ring code. A ring code detection unit 50 for outputting data set at the address of the ROM 51 corresponding to the parallel data of 40 as a detection signal CUD indicating ring code detection, and the detection signal CUD. Up counting the inverted signal of the fifth clock signal CLK5 for ring code detection according to the state of the signal, down counting the first clock signal CLLK1 when no ring code is detected, and counting the count result again after 16 frames. The count unit 60 which loads and continues counting according to the state of the detection signal CUD, and the count value of the count unit 60 are latched by a latch clock signal, and the count unit 60 is up. When count value is over 32 when counting, A first overflow check unit 70 for outputting a channel number write signal synchronized with the clock signal, and latching the fifth clock signal CLK5 with the sixth clock signal CLK6 to enable the first overflow check unit ( And a latch clock signal, and the latch clock signal, the detection signal CUD, the count value of the count unit 60, and the most significant bit data latched by the first overflow check unit 70. In combination, the count unit 60 includes a second overflow inspection unit 80 for disabling the count by stopping the count when the count value becomes “0” when down counting, and a RAM 95 having a predetermined storage area. The seventh and eleventh clock signals CLK7 to CLK11 are input to the address of the RAM 95, and the predetermined third logical combination of the third and sixth clock signals CLK3-CLK6 is used to count data write signals. Generate a count data read signal and The latched count value of the overflow check unit 70 is stored in the RAM 95 by the generated count data write signal, and the stored count value is stored in the count unit 60 by the generated count data read signal. And a FIFO 102 having a predetermined storage area. The seventh to eleventh clock signals are provided to the first overflow checker 70 by a channel number write signal. And a channel number output section 100 for storing the CLK7-CLK11 in the FIFO 102 as a ring code detected channel number and outputting the stored channel number by the data read signal RD. The ring code for the entire channel is detected in a state in which the ring codes continuously generated in the ring code generation circuit are exchanged with the corresponding channel of the multiplexed transmission path and receive the received data and do not demultiplex the received data. A ring code detection circuit of a digital communication system.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.