KR920007357B1 - Method of manufacturing a gaas semiconductor device - Google Patents

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Abstract

내용 없음.No content.

Description

내열성 게이트를 이용한 갈륨비소 반도체 소자의 제조방법Method for manufacturing gallium arsenide semiconductor device using heat resistant gate

제1a∼f도는 종래의 내열성 게이트(refactory gate)를 이용하여 갈륨비소 전계효과 트랜지스터를 제조하는 과정을 나타낸 단면도.1A to 1F are cross-sectional views showing a process of manufacturing a gallium arsenide field effect transistor using a conventional refactory gate.

제2a∼c도는 본 발명의 리프트 오프를 이용하여 내열성 게이트를 형성하는 과정을 나타낸 단면도.2A to 2C are cross-sectional views showing a process of forming a heat resistant gate using the lift-off of the present invention.

제3a∼d도는 본 발명의 리프트 오차를 이용하여 이층구조의 게이트를 형성하는 과정을 나타낸 단면도.3A to 3D are cross-sectional views showing a process of forming a two-layered gate using the lift error of the present invention.

제4a∼f도는 본 발명의 리프트 오프를 이용한 자기 정렬형 전계효과 트렌지스터의 제조과정을나타낸 단면도.4A to 4F are cross-sectional views showing the manufacturing process of the self-aligned field effect transistor using the lift-off of the present invention.

제5도는 여러가지의 내열성 재료와 n형 갈륨비소 다이오드의 열처리 온도에 따른 쇼트키 특성을 나타낸 그래프.5 is a graph showing Schottky characteristics according to heat treatment temperatures of various heat resistant materials and n-type gallium arsenide diodes.

본 발명은 갈륨비소(GaAs) 반도체 집적소자에 관한 것으로 특히, 간단한 제조공정에 의하여 내열성 게이트를 이용한 갈륨비소 반도체 소자를 제조하도록 한 내열성 게이트를 이용한 갈륨비소 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a gallium arsenide (GaAs) semiconductor integrated device, and more particularly, to a method of manufacturing a gallium arsenide semiconductor device using a heat-resistant gate to manufacture a gallium arsenide semiconductor device using a heat-resistant gate by a simple manufacturing process.

일반적으로 갈륨비소 전계효과 트랜지스터(GaAs MESFET : Metal-Semicondictor field-Effect Tramsistor)를 이용한 집적소자 제조방법중에서 내열성 게이트를 이용한 방법이 공정을 간단하게 할 수 있는 장점때문에 고집적 소자에 매우 유리하다는 것은 이미 알려진 사실이다.In general, it is known that the method using the heat-resistant gate is very advantageous to the high-density device because of the advantages of the simpler process in the integrated device manufacturing method using GaAs MESFET (Metal-Semicondictor field-Effect Tramsistor) It is true.

그러므로 종래에는 제1도에 도시한 바와 같이, 갈륨비소의 기판(101) 위에 감광막(phto resist)(102)을 부분적으로 증착한 후 감광막(12)이 입혀지지 않은 부분으로 n형 불순물을 이온주입하여 갈륨비소의 기판(101)위에 n형 불순물 주입층(101a)을 형성하고(제1a도), 감광막(12)을 제거한 갈륨비소의 기판(101)위에 내열성 재료박막(refarctory meferiafilm)(103)을 스퍼터링 방법으로 증착하고(제1b도), 내열성재료박막(103)의 상면에 감광막(104)으로 게이트 패턴을 형성하며(제1c도), 상기의 게이트 패턴을 마스크로 하여 내열성 재료박막(103)을 건식식각인 반응성 이온식각(reaction etching)으로 제거하면서 감광막(104)도 제거하여 내열성 게이트(105)를 형성하고(제1도의 라), 다시 내열성 게이트(105)의 양측에 감광막(106)을 부분적으로 증착하면서 n형 불순물을 고농도로 이온주입하여 n형 불순물 주입층(101a)의 양측에소오스, 드레인 영역이 되는 고농도 n형 불순물 주입용(101b)을 형성하고(제1e도), 각 주입층(101a), (101b)을 활성화하며 내열성 게이트(105)의 양측에 오믹전극(Ohmic contact)(107)을 형성하면서 감광막(108)을 제거함으로써(제1f도), 내열성 게이트를 완성하였다.Therefore, conventionally, as shown in FIG. 1, after partially depositing a phto resist 102 on a gallium arsenide substrate 101, ion implantation of n-type impurities into a portion where the photosensitive film 12 is not coated is performed. To form an n-type impurity implantation layer 101a on the gallium arsenide substrate (FIG. 1a), and to remove the photosensitive film 12, a heat resistant material thin film (refarctory meferiafilm) 103 on the gallium arsenide substrate 101 is removed. Is deposited by a sputtering method (FIG. 1B), a gate pattern is formed on the upper surface of the heat-resistant material thin film 103 by the photosensitive film 104 (FIG. 1C), and the heat-resistant material thin film 103 using the gate pattern as a mask. ) By removing the photoresist film 104 by using reactive etching, which is dry etching, to remove the photoresist film 104 to form a heat resistant gate 105 (D in FIG. 1), and then to the photoresist film 106 on both sides of the heat resistant gate 105. Ion implantation at high concentration On both sides of the n-type impurity implantation layer 101a, a high concentration n-type impurity implantation 101b serving as a source and a drain region is formed (FIG. 1e), each of the injection layers 101a and 101b is activated, and a heat resistant gate The heat resistant gate was completed by removing the photosensitive film 108 (FIG. 1f) while forming ohmic contacts 107 on both sides of the 105. As shown in FIG.

그리고 일본특허(소 60-167476:반도체 장치의 제조방법)에 의하여서는 wsix를 게이트 재료로 하여 갈륨비소 전계효과 트랜지스터를 제조하는 중에 내열성 게이트로 W5Si3을 2000∼5000Å 정도의 두께로 증착한 다음 SF6기체를 이용한 반응성 이온식각 방법으로 게이트를 형성하고, 게이트를 마스크로 하여 소오스드레인 영역을 고농도의 n형 불순물을 이온주입하여 갈륨비소 전계효과 트랜지스터를 제조하도록 하는 한편, 미국특허(4,586,063 : 텅스텐-알루미늄 합금을 이용한 쇼트키 베리어 게이트 FET)에 의하여서는 WAℓ을 스퍼터링의 방법으로 증착하고 CF4플라즈마로 식각하여 게이트를 형성하고 게이트를 마스크로 하여 n형 불순물을 갈륨비소의 내부로 이온주입하여 FET를 제조하도록 하였다.In addition, according to Japanese Patent No. 60-167476, a method for manufacturing a semiconductor device, W 5 Si 3 was deposited to a thickness of about 2000 to 5000 kW using a heat resistant gate during the manufacture of a gallium arsenide field effect transistor using wsix as a gate material. Next, a gate is formed by a reactive ion etching method using SF 6 gas, and a GaN arsenic field effect transistor is manufactured by ion implanting a high concentration of n-type impurities in a source drain region using a gate as a mask, while the US patent (4,586,063: Schottky Barrier Gate FET using tungsten-aluminum alloy is deposited by sputtering, etching with CF 4 plasma to form a gate, and implanting n-type impurities into the gallium arsenide using the gate as a mask. FETs were made.

그러나 상기와 같은 종래의 방법에 의하여서는 내열성 재료를 선택하는데 차이를 보이고 있으나 스퍼터링을 이용하여 내열성 재료를 갈륨비소의 기판위에 증착하고,감광막을 마스크로 하여 내열성 박막을 반응성 이온식각하는 것으로서, 내열성 재료인 텅스텐(W) 화합물은 내열성이 우수한 반면에, 전기 전도도에서는 순수 금속에 비해 전기 저항이 크기 때문에 고집적 소자나 마이크로 웨이브(Micro wave) 소자로의 응용에는 적합하지 못하였다. 따라서 내열성 게이트의 전기 저항을 낮추기 위하여 전기 저항이 큰 내열성 재료위의 전기 저항이 낮은 금속을 올린 이층구조의 게이트를 이용하는 방법을 이용하였으며 이는 일본특허(소61-70674 : 갈륨비소 전계효과 트랜지스터)에서는 제1층은 W을 약 500Å 정도의 두께로 스퍼터링 방법으로 입히고, 제2층은 TaWSi를 약 2500Å 정도의 두께로 스퍼터링 방법으로 증착함으로써 이층 구조의 게이트를 제조하여 저항이 낮은 내열성 게이트를 형성하면서 갈륨비소 FET를 제조하도록 하는 한편, 일본특허(소 51-79264 : 갈륨비소 쇼트키 게이트형 전계효과 트랜지스터의 제조방법)에서는 WSi와 Al을 차례로 증착한 다음 그 위에 감광막을 이용하여 게이트 패턴을 형성하고, 감광막을 마스크로 하여 Al을 인산(H3PO4)으로 식각하면서 WSi는 반응성 이온식각으로 패턴을 전사하도록 함으로써 이층구조의 게이트를 형성하면서 내열성 게이트의 저항이 낮은 갈륨비소 전계효과 트랜지스터를 제조하도록 하였었다.However, the conventional method described above shows a difference in selecting a heat resistant material, but by sputtering, a heat resistant material is deposited on a substrate of gallium arsenide, and the heat resistant thin film is reactive ion etched using a photosensitive film as a mask. Phosphorous tungsten (W) compounds, while having excellent heat resistance, have higher electrical resistance than pure metals in electrical conductivity, and thus are not suitable for application to highly integrated devices or microwave devices. Therefore, in order to lower the electrical resistance of the heat resistant gate, a method using a two-layered gate of a metal having a low electrical resistance on a heat resistant material having a large electrical resistance was used. This is described in Japanese Patent (Sol. 61-70674: Gallium Arsenide Field Effect Transistor). The first layer is sputtered with a thickness of about 500 kW and the second layer is sputtered by depositing TaWSi at a thickness of about 2500 kW to form a gate having a two-layer structure to form a low resistance heat resistant gate while forming gallium. While the arsenic FET is manufactured, Japanese Patent (Su 51-79264: Method for manufacturing a gallium arsenide Schottky gate type field effect transistor) deposits WSi and Al in order, and then forms a gate pattern using a photoresist film thereon, by a photoresist as a mask and etching the Al with phosphoric acid (H 3 PO 4) WSi is a pattern by reactive ion etching By making use of a double layer structure, forming a gate hayeoteotda to manufacture a GaAs field effect transistor of the low heat-resistance gate resistance.

그러나 상기와 같은 종래의 방법에 의하여서는 건식식각시에 각 재료에 따라 식각조건이 다르기 때문에 식각종점(end point)을 알기 힘든 문제점이 있었다. 그리고 특히 제1도의 제조방법에 의하여서는 내열성 재료박막(13)을 스퍼터링할때와 이온식각을 할때 갈륨비소의 기판(101)이 이온손상을 주게 되고, 갈륨비소의 기판(101)이 이온손상을 받으면 각 주입층(101a), (101b)을 활성화할때 내열성 게이트(105)와 갈륨비소의 기판(101)의 반응을 촉진하여 게이트(105)의 내열성이 저하되는 문제점이 있었다.However, according to the conventional method as described above, there is a problem that it is difficult to know the end point of etching because the etching conditions are different depending on each material during dry etching. In particular, according to the manufacturing method of FIG. 1, the substrate 101 of gallium arsenide causes ion damage during sputtering and ion etching of the heat resistant material thin film 13, and the substrate 101 of gallium arsenide causes ion damage. When the injection layer 101a, 101b is activated, there is a problem in that the heat resistance of the gate 105 is lowered by promoting the reaction between the heat resistant gate 105 and the substrate 101 of gallium arsenide.

이에 따라 본 발명은 내열성 게이트를 형성하는 과정과 건식식각을 행하는 과정에서 이온 손상이 없도록한 내열성 게이트를 이용한 갈륨비소 반도체 소자를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a gallium arsenide semiconductor device using a heat resistant gate that is free from ion damage in the process of forming the heat resistant gate and performing the dry etching.

이를 위하여 본 발명은 내열성 게이트를 형성함에 있어서, 반응성 이온식각의 방법을 사용하는 대신에 리프트 오프(Lift-off) 방법으로 게이트 패턴을 형성하도록 하고, 내열성 재료를 증착하는 것을 이온선 보조증착(Ion beam assisted deposifion)이나 전자선 증착의 방법을 사용하도록 한다.To this end, the present invention is to form a gate pattern by a lift-off method, instead of using a reactive ion etching method in forming a heat-resistant gate, and depositing a heat-resistant material to ion-deposited deposition (Ion beam assisted deposifion or electron beam deposition.

그리고 이층구조의 게이트를 형성하는 경우에는 상층금속을 이온선 증착이나 전자선 증착외에 발열선 저항에 의한 진공증착에 의한 방법으로 형성하도록 한 것이다.In the case of forming a gate having a two-layer structure, the upper layer metal is formed by vacuum deposition by heating line resistance in addition to ion beam deposition or electron beam deposition.

본 발명은 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.The present invention is described in detail based on the accompanying drawings as follows.

제2도는 리프트 오프 방법으로 내열성 게이트를 형성하는 과정을 나타낸 것으로, 제2a도는 갈륨비소의 기판(1)위에 감광막(2)를 증착하되, 오버행(Over-hang)(2a)을 가지도록 형성한 상태를 나타낸 것이다.FIG. 2 illustrates a process of forming a heat resistant gate by a lift-off method. FIG. 2A illustrates a process of depositing a photoresist film 2 on a substrate of gallium arsenide, but having an over-hang 2a. It shows the state.

여기서 감광막(2)의 오버행(2a)은 모노클로로 벤젠(mono chloro benzene)에 5-15분동안 처리한 후 노광을 하게 되면 쉽게 형성된다.Here, the overhang 2a of the photosensitive film 2 is easily formed by exposing it to monochloro benzene for 5-15 minutes and then exposing it.

그리고 전상표면에 상온에서도 이온 충격이 거의 없이 균일한 박막을 형성시키는 이온선 보조증착(Ion beam assisted deposition)의 방법으로 텅스텐(W), 규화텅스텐(wsi), 텅스텐 알루미늄 합금(WAl), 질화 텅스텐(WNx), 텅스텐-규소-질소 화합물(WSiN)등의 내열성 재료를 2000∼5000Å의 두께로 증착하여 갈륨비소의 기판(1)위에는 내열성 게이트 패턴(3)이 증착되면서 감광막(2)의 상면에는 내열성 재료(3a)가 증착되도록 한 상태가 제2b도에 도시되었다.In addition, tungsten (W), tungsten silicide (wsi), tungsten aluminum alloy (WAl), and tungsten nitride are formed by ion beam assisted deposition, which forms a uniform thin film with almost no ion bombardment at room temperature. (WNx) and a heat resistant material such as tungsten-silicon-nitrogen compound (WSiN) are deposited to a thickness of 2000 to 5000 kPa, and the heat-resistant gate pattern 3 is deposited on the gallium arsenide substrate 1 while the upper surface of the photosensitive film 2 is deposited. The state in which the heat resistant material 3a is deposited is shown in FIG. 2B.

다음에 유기용매로 갈륨비소의 기판(1)을 세척하면서 감광막(2)과 그 위에 내열성 재료(3a)를 제거하면 제2c도에 나타난 바와 같이 갈륨비소의 기판(1)위에 내열성 게이트 패턴(3)만 남게 된다.Next, while removing the photoresist film 2 and the heat-resistant material 3a thereon while washing the substrate 1 of gallium arsenide with an organic solvent, the heat-resistant gate pattern 3 on the substrate 1 of gallium arsenide as shown in FIG. ) Will remain.

제3도는 이층 구조의 내열성 게이트를 제조하는 과정을 나타낸 것으로, 갈륨비소의 기판(1)위에 감광막(2)을 증착하되, 오버행(2a)을 가지도록 형성하고(제3a도), 전체적인 상면에 텅스텐이나 텅스텐 화합물이 제1층 금속을 이온선 보조증착이나 전자선 증착(e-beam evaporation)의 방법을 500∼300Å 정도의 두께로 증착하여 갈륨비소의 기판(1) 위에는 제1내열성 게이트 패턴(3)이 증착되면서 감광막(2)의 상면에는 제1내열성 재료(3a)가 증착된다(제3b도).FIG. 3 shows a process of manufacturing a heat resistant gate having a two-layer structure. The photoresist film 2 is deposited on a gallium arsenide substrate 1, but is formed to have an overhang 2a (FIG. 3a), and is formed on the entire upper surface. Tungsten or a tungsten compound deposits a first layer of metal on the substrate 1 of gallium arsenide by depositing a first layer of metal by ion beam assisted deposition or electron beam evaporation (e-beam evaporation). ), The first heat resistant material 3a is deposited on the upper surface of the photosensitive film 2 (FIG. 3b).

이때 제1내열성 게이트 패턴(3)의 두께가 너무 얇으면 게이트를 형성한 다음에 활성화 열처리 단계에서 게이트의 내열성이 저하되는 단점이 있으며, 두께가 너무 두꺼운 경우에는 내열성 재료의 내부 응력으로 인하여 박막의 응력이 커기게 되는 단점이 있으므로 적당한 두께(800∼3000Å)를 유지하는 것이 바람직하다.At this time, if the thickness of the first heat resistant gate pattern 3 is too thin, there is a disadvantage in that the heat resistance of the gate is degraded in the activation heat treatment step after forming the gate, and in the case where the thickness is too thick, due to the internal stress of the heat resistant material, Since there is a disadvantage in that the stress becomes large, it is desirable to maintain a suitable thickness (800 ~ 3000 Pa).

그리고, 제1층 금속의 상면에 다시 전기 저항이 낮은 금, 알루미늄, 은, 백금, 니켈, 텅스텐 등의 제2층 금속을 이온선 보조 층착이나 전자선 증착 또는 진공 증착등의 방법으로 2000∼5000Å의 두께로 증착하여 제1내열성 게이트 패턴(3)의 위에는 제2금속 게이트 패턴(4)이 형성되도록 하면서 제1내열성 재료(3a)의 상면에는 제2금속재료(4a)가 형성되도록 함으로써 리프트 오프가 용이하고 게이트 전기저항을 낮춰주도록 한다(제3c도).Then, the second layer metal such as gold, aluminum, silver, platinum, nickel, tungsten, etc. having low electrical resistance is again applied to the upper surface of the first layer metal by a method such as ion beam assisted layer deposition, electron beam deposition or vacuum deposition. The deposition is performed to a thickness so that the second metal gate pattern 4 is formed on the first heat resistant gate pattern 3 while the second metal material 4a is formed on the upper surface of the first heat resistant material 3a. Easy to lower the gate electrical resistance (Fig. 3c).

다음에 유기용애로 감광막(2)을 세척하면서 제1내열성 재료(3a)와 제2금속재료(4a)를 리프트 오프하게 되면 제3d도에 도시한 것과 같이 갈륨비소의 기판(1)상에 제1내열성 게이트 패턴(3)과 제2금속 게이트 패턴(4)만 남게 되고 이에 따라 이층 게이트의 면저항이 1차 내열성 게이트 패턴만 없는 경우의 10∼100ohm/square에서 1ohm/squre로 줄어 들게 된다.Next, the first heat-resistant material 3a and the second metal material 4a are lifted off while washing the photoresist film 2 with organic solvents, and then, as shown in FIG. Only the first heat resistant gate pattern 3 and the second metal gate pattern 4 remain, so that the sheet resistance of the double-layer gate is reduced from 10 to 100 ohm / square to 1 ohm / squre in the absence of only the primary heat resistant gate pattern.

제4도는 전계효과 트랜지스터를 제조하는 과정을 나타낸 것으로, 제4a도는 갈륨비소의 기판(11)상에 감광막(12)을 증착한 후 일부를 제거하고 이 제거된 부분을 통하여 n형 불순물을 이온주입 방법으로 주입하여 활성화 영역인 n형 불순물 주입층(11a)을 형성한 상태를 도시한 것이다.FIG. 4 illustrates a process of manufacturing a field effect transistor. FIG. 4A illustrates a process of depositing a photoresist film 12 on a gallium arsenide substrate 11, and then removing a portion thereof and implanting n-type impurities through the removed portion. The n-type impurity implantation layer 11a which is an activation region is formed by implantation by the method.

제4b도는 감광막(12)을 제거한 다음에 오버행(13a)을 가진 감광막 패턴(13)을 정의하는 상태를 나타낸 것이다. 제4c도는 오버행(13a)을 갖는 감광막 패턴(13)을 이용하여 갈륨비소의 기판(11)의 n형 불순물 주입층(11a)의 상면에는 제1내열성 게이트 패턴(14)과 제2금속 게이트 패턴(15)을 차례로 증착하면서 감광막(13)의 상면에는 제1내열성 재료(14a)와 제2금속재료(15a)를 차례로 증착한 상태를 나타낸 것이다.4B shows a state in which the photoresist pattern 13 having the overhang 13a is defined after the photoresist 12 is removed. 4C shows the first heat resistant gate pattern 14 and the second metal gate pattern on the upper surface of the n-type impurity implanted layer 11a of the gallium arsenide substrate 11 using the photoresist pattern 13 having the overhang 13a. The first heat-resistant material 14a and the second metal material 15a are sequentially deposited on the upper surface of the photosensitive film 13 while the (15) is sequentially deposited.

제4d도는 감광막 패턴(13)은 물론 그 상면에 증착된 제1내열성 재료(14a)와 제2금속재료(15a)를 리프트 오프하여 게이트 패턴인 제1내열성 게이트 패턴(14)과 제2금속게이트 패턴(15)의 이층 구조를 형성한 상태를 나타낸 것이다.4d illustrates the first heat resistant gate pattern 14 and the second metal gate which are gate patterns by lifting off the first heat resistant material 14a and the second metal material 15a deposited on the upper surface of the photoresist pattern 13 as well. The state which formed the two-layer structure of the pattern 15 is shown.

제4e도는 제1내열성 게이트 패턴(14)과 제2금속 게이트 패턴(15)의 게이트 패턴에서부터 얼마간의 간격을 유지한 양측에 감광막(16)을 형성하고 게이트 패턴과 감광막(16)을 마스크로 하여 고농도로 n형 불순물을 이온주입함으로써 소오스와 드레인(Source and drain)의 영역이 되는 고농도 n형 불순물을 활성화하기 위하여 800∼850℃에서 열처리를 한 상태를 나타낸 것이다.FIG. 4E shows that the photoresist film 16 is formed on both sides of the first heat resistant gate pattern 14 and the second metal gate pattern 15 at a predetermined distance from each other, and the gate pattern and the photoresist film 16 are used as masks. It shows a state in which heat treatment is performed at 800 to 850 ° C. in order to activate high concentration n-type impurity which becomes a source and drain region by ion implanting n-type impurity at high concentration.

제4f도는 소오스와 드레인의 영역이 되는 고농도 n형 불순물 주입층(11b)의 상면에 오믹(Ohmic) 전극(17)을 형성함으로써 갈륨비소 전계효과 트랜지스터를 완성하는 상태를 나타낸 것이다.4F shows a state in which a gallium arsenide field effect transistor is completed by forming an ohmic electrode 17 on the top surface of the highly concentrated n-type impurity implantation layer 11b serving as a source and drain region.

제5도는 리프트 오프방법으로 형성한 내열성 게이트의 갈륨비소에 대한 쇼트키 특성을 나타낸 것으로, 내열성 금속인 텅스텐(W)과 질화텅스텐(WN) 및 텅스텐-규소-질소화합물(WSiN)과 n형 갈륨비소의 다이오드를 제작하여 노열처리(furnace annealing)을 한 다음에 쇼트키 특성을 측정하여 구한 다이오드 이상지수와 쇼트키 장벽전위를 나타낸 것으로써 모두 거의 850℃ 까지는 안정된 상태를 보이고 있음을 알 수 있고 종래의 스퍼터링에 의해 형성한 내열금속의 안정한 온도가 800℃로 안되었었다. 따라서 본 발명에 의한 갈륨비소 전계효과 트랜지스터를 제조하는 방법이 공정이 간단하여지도록 한 것임은 물론 게이트 패턴을 형성할때 갈륨비소의 기판에 이온손상을 주지 않으므로 누설전류가 발생되지 않도록 하면서 내열성이 우수한 것임을 알 수 있다.5 shows Schottky characteristics of gallium arsenide in a heat-resistant gate formed by a lift-off method.Tungsten (W), tungsten nitride (WN), tungsten-silicon-nitrogen compound (WSiN) and n-type gallium, which are heat-resistant metals, The diode abnormality index and the Schottky barrier potential obtained by measuring the Schottky characteristics after fabricating arsenic diodes after furnace annealing were found to be stable up to almost 850 ℃. The stable temperature of the heat-resistant metal formed by sputtering of did not become 800 degreeC. Therefore, the method of manufacturing a gallium arsenide field effect transistor according to the present invention not only simplifies the process but also does not cause ion damage to the substrate of gallium arsenide when forming a gate pattern, thereby preventing leakage current and generating excellent heat resistance. It can be seen that.

그리고 이층구조의 게이트를 이용한 경우에는 게이트 저항이 낮으므로 초고속 디지탈 집적소자 또는 마이크로 웨이브 소자제조에도 적합한 것이다.In addition, when the gate of the two-layer structure is used, the gate resistance is low, so it is suitable for the manufacture of ultra-high speed digital integrated devices or microwave devices.

Claims (4)

갈륨비소의 전계효과 트랜지스터를 제조함에 있어서, 갈륨비소의 기판(11)에 증착한 감광막(12)을 이용하여 n형 불순물 주입층(11a)을 형성하는 단계와, 감광막(12)을 제거하고 오버행(13a)을 갖는 감광막패턴(13)을 증착하여 리프트 오프의 방법으로 게이트 패턴인 제1내열성 게이트 패턴(14)과 제2금속 게이트 패턴(15)을 이층으로 형성하도록 하는 단계와, 상기의 게이트 패턴을 이용하여 소오스와 드레인 영역인 고농도 n형 불순물 주입층(11b)을 형성하고 그 위에 오믹전극(17)을 형성하는 단계들에 의하여 제조됨을 특징으로 하는 내열성 게이트를 이용한 갈륨비소 반도체 소자의 제조방법.In manufacturing a gallium arsenide field effect transistor, forming an n-type impurity injection layer 11a by using the photosensitive film 12 deposited on the gallium arsenide substrate 11, removing the photosensitive film 12, and overhanging. Depositing a photoresist pattern 13 having 13a to form a first heat resistant gate pattern 14 and a second metal gate pattern 15 as two layers by a lift-off method; Fabrication of a gallium arsenide semiconductor device using a heat-resistant gate, characterized in that the step of forming a high concentration n-type impurity implantation layer (11b), which is a source and drain region using a pattern and forming an ohmic electrode 17 thereon Way. 제1항에 있어서, 제1내열성 게이트 패턴(14)은 텅스텐, 텅스텐 알루미늄 합금, 규화 텅스텐, 질화텅스텐, 텅스텐-규소-질소화합물 중에서 하나를 이온선 보조증착이나 전자선 증착의 방법으로 갈륨비소의 기판(11)상에 500∼3000Å의 두께로 형성하도록 한 내열성 게이트를 이용한 갈륨비소의 반도체 소자의 제조방법.The substrate of gallium arsenide according to claim 1, wherein the first heat resistant gate pattern 14 comprises one of tungsten, tungsten aluminum alloy, tungsten silicide, tungsten nitride, and tungsten-silicon-nitrogen compound by ion beam assisted deposition or electron beam deposition. A method of manufacturing a gallium arsenide semiconductor device using a heat resistant gate formed on a layer (11) having a thickness of 500 to 3000 GPa. 제1항에 있어서, 제2금속 게이트 패턴(15)은 은, 알루미늄, 백금, 니켈, 텅스텐, 금중에서 하나를 진공증착 또는 전자선 증착의 방법으로 2000∼5000Å의 두께로 형성하도록 한 내열성 게이트를 이용한 갈륨비소의 반도체 소자의 제조방법.The method of claim 1, wherein the second metal gate pattern 15 is formed of silver, aluminum, platinum, nickel, tungsten or gold using a heat resistant gate having a thickness of 2000 to 5000 kPa by vacuum deposition or electron beam deposition. Method for manufacturing a semiconductor device of gallium arsenide. 제1항에 있어서 게이트 패턴으로 텅스텐과 텅스텐 화합물중에서 하나를 이온선 보조증착 또는 전자선 증착의 방법에 의해 일층으로 형성하도록 한 내열성 게이트를 이용한 갈륨비소 반도체 소자의 제조방법.The method of manufacturing a gallium arsenide semiconductor device using a heat resistant gate according to claim 1, wherein one of tungsten and a tungsten compound is formed in one layer by a method of ion beam assisted deposition or electron beam deposition as a gate pattern.
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