KR920006432B1 - 평판 디스플레이용 박막트랜지스터 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술에 의한 평판 디스플레이용 박막트랜지스터의 구조를 나타낸 도면.
제2도는 본 발명에 따른 박막트랜지스터를 제조하는 과정을 순서적으로 도시한 도면.
제3도는 본 발명에 의한 평판 디스플레이용 박막트랜지스터의 구조를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 유리기판 2a : 제1게이트전극
2b : 제2게이트전극 3a : 제1게이트절연층
3b : 제2게이트절연층 3c : 제3게이트절연층
4 : 반도체층 5 : 오믹층
6 : 소오스전극 8 : 드레인전극
8 : 화소전극 9 : 스토리지캐패시터전극
본 발명은 평판 디스플레이용 스위칭소자로 쓰이는 박막트랜지스터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 유리기판 위에 게이트전극을 다중으로 형성함과 동시에 이 게이트전극과 반도체층 사이에 게이트전극층을 적어도 두개 이상 형성하여 소오스전극, 드레인전극과 게이트전극 사이의 누설전류를 방지하는 박막트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 활성매트릭스 평판 표시장치의 스위칭 소자로서 저전압구동, 저소비전력, 경량, 박형 및 고화질을 실현할 수 있는 장점때문에 이용되고 있는 박막트랜지스터는 제1도에 도시된 바와 같이 형성되어 있는 바, 이를 간단히 설명하면 다음과 같다.
즉, 종래 기술에 의한 박막트랜지스터는 유리기판(1) 상에 게이트전극(2)이 형성되어 있으며, 그 위에 게이트 절연층(3a)(3b), 반도체층(4), 오믹층(5)이 차례로 적층 구조로 형성되고, 소오스전극(6) 및 드레인전극(7)이 상기한 오믹층(5)을 개재하여 반도체층(4)에 접속됨과 동시에 반도체층(4)의 하면에는 상기한 게이트절연층(3b)이 접촉되어 있고, 투명도전막인 화소전극(8)이 드레인전극(7)의 단부에 접촉된 상태로 게이트절연층(3b)상에 형성되어 있다.
상기와 같이 형성된 박막트랜지스터를 제조하는 과정에서, 유리기판(1) 위에 게이트전극(2)을 형성하고, 그위에 게이트절연층(3a)을 게이트전극(2) 주위에 형성하는 바, 게이트전극(2)을 형성할때 발생하는 핀홀(Pin hole)에 의해서 후공적인 소오스전극(6)과 드레인전극(7)을 형성시킨 후 일정한 전압을 인가하면 상기 전극들이 단락되는 경우가 발생하는 점과 제조과정에서 많은 사진식각공정을 거쳐야 하므로 제조 수율이 극히 저조한 폐단이 있었다.
그리고, 전기한 바와 같이 각 전극들이 전기적으로 단락되는 경우가 발생하는 박막트랜지스터를 채용한 평판표시장치를 제작하였을 때는 스위칭소자로서의 동작을 제대로 하지 못하는 문제가 있었다.
따라서, 본 발명은 상기한 바와 같이 박막트랜지스터에서 핀홀(Pin hole)로 인해 게이트전극이 소오스전극과 드레인전극과 전기적으로 단락되는 것을 방지하고 제조과정중 많은 식각공정으로부터 소자를 보호하기 위하여 안출한 것으로서, 유리기판위에 형성되는 게이트 전극내의 핀홀을 제거하여 핀홀에 의한 전기적인 단락을 제거하는 박막트랜지스터를 제공하는데 그 목적을 두고 있다.
본 발명의 다른 목적은 상기한 다중의 게이트전극 및 게이트 절연층을 가진 평판 디스플레이용 박막트랜지스터의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의하면 유리기판위에 형성된 투명도전막으로 된 제1게이트전극 및 스토리지 캐패시터전극, 상기 제1게이트전극을 덮고 금속막으로 된 제2게이트전극, 상기 제2게이트전극을 덮고 금속산화물로 구성된 제1게이트절연층, 상기 제1게이트절연층 및 스토리지캐패시터전극이 형성된 유리기판의 전면에 걸쳐 형성된 층간절연막인 제2게이트 절연층, 상기 스토리지캐패시터전극및 제2게이트절연층상에 형성된 화소전극, 상기 화소전극과 드레인전극의 접촉부를 제외한 제2게이트 절연층 및 화소전극 상에 형성된 제3게이트 절연층, 상기 제3게이트절연층상에 형성된 비정질실리콘 반도체층 및 오믹층 및 상기 오믹층 상에 형성된 소오스전극 및 상기 화소전극의 단부와 접촉하는 드레인전극으로 구성된 평판 디스플레이용 박막트랜지스터가 제공된다.
또한 본 발명에 의하면 유리기판위에 제1게이트 전극과 스토리지캐패시터전극을 형성한 후, 상기 제1게이트전극 위에 금속막을 코팅하여 제2게이트전극을 형성하는 제1공정, 상기 제2게이트전극위에 양극산화법을 이용하여 상기 제2게이트전극의 일부를 산화시켜 금속산화물로 된 제1게이트절연층을 형성하고, 플라즈마 화학기상 증착법에 의해 층간절연물질을 증착시켜 제2게이트절연층을 형성하는 제2공정, 상기 제2게이트절연층 및 스토리지캐패시터전극 상에 화소전극을 형성하는 제3공정, 상기 화소전극과 제2게이트절연층상에 층간 절연물질을 코팅하여 제3게이트절연층을 형성하는 제4공정, 상기 제4공정에서 형성된 제3게이트절연층상에 비정질실리콘 반도체층 및 오믹층을 형성하고, 그 위에 소오스전극 및 화소전극의 단부와 접촉하는 드레인전극울 형성하는 제5공정으로 구성된 평판 디스플레이용 박막트랜지스터의 제조방법이 제공된다.
이하, 예시된 도면을 참조하여 본 발명을 더욱 상세히 기술하기로 한다.
본 발명의 박막트랜지스터는 제3도에 보여진 바와 같이 유리기판(1) 위에 형성된 2중의 게이트전극(2a)(2b)과, 이 게이트전극과 반도체층(4) 사이에 3중의 게이트절연층(3a)(3b)(3c)을 가진다.
상기 화소전극(8)은 스토리지 캐패시터전극(9) 및 제2게이트절연층(3b)상에 형성되어 있고, 상기 화소전극(8)과 드레인전극(7)의 접촉부를 제외한 제2게이트절연층 및 화소전극(8)상에 제3게이트절연층이 형성되어 있다. 상기 제3게이트절연층은 이후의 반도체층 및 오믹층이나 소오스전극 및 드레인전극 형성을 위한 사진식각공정 도중 화소전극을 식각액으로부터 보호한다.
스토리지 캐패시터전극(9)는 게이트전극의 오프(off)시 액정 자제에 걸리는 시정수(RC time)을 길게 하기 위한 것이다. 즉, 회로적으로 액정(도시되지 않음)과 화소전극(8)간의 캐패시터 용량(CLC) 화소전극(8)과 스토리지 캐패시터전극(9)간의 캐패시터(CST)이 병렬로 연결되어
C tota1=CLC+ CST
이고,
시정수=Roff·Ctotal
이 되므로 박막트랜지스터의 구동시 시정수를 증가시킬 수 있다. 따라서 선순차 구동시에 다음 프레임(Frame)까지 신호를 홀딩(holding)할 수 있어 양호한 화질의 평면 디스플레이를 실현할 수 있게 된다.
본 발명의 박막트랜지스터의 제조방법을 제2도를 참조하여 설명한다.
먼저, 투명전도막인 ITO(Indium Tin Oxide)가 코팅된 유리기판(1)을 이용하여 제2도의 A와 제1게이트전극(2a) 및 스토리지(Storage) 캐패시터전극(9)를 형성한다. 이어서 제2도 B와 같이 스퍼터 장치를 이용하여 상기 제1게이트 전극(2a) 위에 3,000Å 정도의 Ta막을 코팅하여 제2게이트전극(2b)을 형성한후, 양극 산화법을 이용하여 Ta2O5막으로 된 제1게이트절연층(3a)을 형성한다. 즉, 제1게이트전극(2a)을 형성한 후 제2게이트전극(2b)은 양극 산화각 가능한 금속(예 : Ta, A1등)을 증착하고 나서 제2게이트전극(2b)상에 제2게이트전극의 일부를 양극 산화시켜 금속산화물로 구성된 제1게이트절연막을 형성하기 때문에 파티클(particle)에 의한 핀홀 발생을 방지한다. 한편 종래의 방법에 있어서는 게이트전극과 게이트절연막을 별개의 프로세서에 의해 제조하기 때문에 기판(1)의 이동시에 파티클이 흡착되어 핀홀이 발생하여 양호한 박막트랜지스터를 얻는 것이 곤란하였다. 다음에, 플라즈마 화학기상장치(PECVD)를 이용한 SiO2를 1,000Å∼3,000Å 정도로 증착하여 제2도의 C와 같이 제2게이트절연층(3b)을 형성한다.
그리고 상기 제2게이트절연층(3b) 위에 제2도의 D와 같이 화소전극(8)을 형성한 다음 SiO2를 3,000Å정도로 코팅하여 제3게이트절연층(3c)을 형성한다.
제3게이트절연층(3c)을 형성한 후 제2도의 E와 같이 접촉부(8A)을 형성하며 후공정에서 형성되는 소오스전극(6), 드레인전극(7)과, 화소전극(8)이 접촉되도록 한다.
상기와 같이 접촉부(8A)를 형성한 후 제2도의 F와 같이 플라즈마 화학기상 성장장치를 이용하여 3,000Å 정도로 비정질 실리콘의 반도체층(4)을 증착하고 연이어 같은 방법으로 오믹층(5)을 연속 증착한다.
그리고, 제2도의 G와 같이 채널 윗수분의 오믹층(6)을 플라즈마(Plasma)에칭후 스퍼터장치를 이용하여 Al 또는 Cr을 3,000Å∼5,000Å 정도로 증착하여 패턴(pattern)을 형성하며 소오스전극(6)과 드레인전극(7)을 제조한다.
상기한 바와 같은 제조공정을 거쳐 제조된 박막트랜지스터는 유리기판(1)위에 서로 다른 금속 박막으로 게이트전극이 2중으로 형성되어 있고, 이 게이트전극과 반도체층(4)사이에 3중의 게이트절연층(3a)(3b)(3c)가 형성되어 있는 바, 제1게이트전극(2a)내의 핀홀을 제2게이트전극(2b)을 형성할 때 제거하므로 소오스전극(6), 드레인전극(7)과의 전기적인 단락을 미연에 방지할 수 있고, 또 게이트절연층이 3중으로 되어있어 누설전류를 최대한으로 감소시킬 수 있음과 동시에 수율을 향상시킬 수 있다.
상술한 바와 같은 특성을 갖는 박막트랜지스터를 채용한 평판 디스플레이 장치를 게이트전극과 소오스전극, 드레인전극이 전기적으로 단락되지 않으므로 스위칭 소자로서 양호하게 작동을 한다.
Claims (2)
- 유리기판(1)위에 형성된 투명도전막으로 된 제1게이트전극(2a) 및 스토리지캐패시터전극(9), 상기제1게이트전극(2a)을 덮고 금속막으로 된 제2게이트전극(2b), 상기 제2게이트전극을 덮고 금속산화물로 구성된 제1게이트절연층(3a), 상기 제1게이트절연층(3a) 및 스토리지캐패시터전극(9)이 형성된 유리기판(1)의 전면에 걸쳐 형성된 층간절연막인 제2게이트절연층(3b), 상기 스토리지캐패시터전극(9) 및 제2게이트절연층(3b)상에 형성된 화소전극(8), 상기 화소전극(8)과 드레인전극(7)의 접촉부를 제외한 제2게이트절연층 및 화소전극상에 형성된 제3게이트절연층(3c); 상기 제3게이트절연층(3c)상에 형성된 비정질실리콘 반도체층(4) 및 오믹층(5) 및 상기 오믹층 상에 형성된 소오스전극(6) 및 상기 화소전극(8)의 단부와 접촉하는 드레인전극(7)으로 구성된 평판 디스플레이용 박막트랜지스터.
- 유리기판(1)위에 제1게이트전극(2a)과 스토리지캐패시터전극(9)를 형성한 후, 상기 제1게이트전극(2a) 위에 금속막을 코팅하여 제2게이트전극(2b)을 형성하는 제1공정, 상기 제2게이트전극(2b)위에 양극산화법을 이용하여 상기 제2게이트전극의 일부를 산화시켜 금속산화물로 된 제1게이트절연층(3a)을 형성하고, 플라즈마 화학기상 증착법에 의해 층간절연물질을 증착시켜 제2게이트절연층(3b)을 형성하는 제2공정, 상기 제2게이트절연층 및 스토리지캐패시터전극(9)상에 화소전극(8)을 형성하는 제3공정, 상기화소전극(8)과 제2게이트절연층(3b)상에 층간 절연물질을 코팅하여 제3게이트절연층(3c)을 형성하는 제4공정, 상기 제4공정에서 형성된 제3게이트절연층(3c)상에 비정질실리콘 반도체층(4) 및 오믹층(5)을 형성하고, 그 위에 소오스전극(6) 및 화소전극(8)의 단부와 접촉하는 드레인전극(7)을 형성하는 제5공정으로 구성된 평판 디스플레이용 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880014860A KR920006432B1 (ko) | 1988-11-11 | 1988-11-11 | 평판 디스플레이용 박막트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880014860A KR920006432B1 (ko) | 1988-11-11 | 1988-11-11 | 평판 디스플레이용 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900008682A KR900008682A (ko) | 1990-06-03 |
| KR920006432B1 true KR920006432B1 (ko) | 1992-08-06 |
Family
ID=19279194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880014860A KR920006432B1 (ko) | 1988-11-11 | 1988-11-11 | 평판 디스플레이용 박막트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920006432B1 (ko) |
-
1988
- 1988-11-11 KR KR1019880014860A patent/KR920006432B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900008682A (ko) | 1990-06-03 |
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