KR920004107B1 - 아나로그 신호위상 차동조정장치 - Google Patents

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Abstract

내용 없음.

Description

아나로그 신호위상 차동조정장치
제 1 도는 D-A 변환후에 아나로그 필터에 의해 발생된 위상차를 보상하는 디지탈 신호의 위상 조절용 회로를 포함하는 디지탈 TV 수상기에 대한 블록선도.
제 2 도는 DAC에 인가되는 신호를 지연하는 현상이 아나로그 신호를 갖는 것을 도시하는 타이밍선도.
제 3 도는 선택가능한 위상의 클럭신호를 발생하는 회로에 대한 개략선도.
* 도면의 주요부분에 대한 부호의 설명
16 : 버스트 고정 발진기 28 : 휘도 디지탈-아나로그 변환기
30 : (R-Y) 디지탈-아나로그 변환기
32 : (B-Y) 디지탈-아나로그 변환기
40 : 아나로그 매트릭스 42 : 클럭이상기
44 : EPROM B1-Bn: 디지탈 버퍼회로
50 : 입력 52 : 제어입력
본 발명은 디지탈 TV 수상기에서 휘도 및 색도신호의 위상을 등가화시키는데 관한 것이다.
통용되고 있는 TV 수상기는 디지탈 기법으로 표준 IF부에서 합성비데오를 처리하도록 설계되어 있다. 아나로그 수상기에서는 색도 및 휘도성분이 처리한 인헨스먼트(enhancement)용으로 분리되어지므로 매트릭스 회로에서 재조합되어 표시관을 구동시키는 적, 청 및 녹(RGB)칼라신호를 발생한다. 디지탈 분역에서 매트릭스를 수행하는 회로는 아나로그 매트릭스와 비교될만한 비교적 대다수의 회로성분을 필요로 하게 된다. 이와같이 본 디지탈 TV 시스템에서는 매트릭스전에 디지탈형에서 아나로그형으로 색도 및 휘도를 재변환하고 종래의 아나로그 매트릭스 회로를 사용한다(예를들어 1983년 2월 IEEE 스펙트럼 책자 39-43페이지에서, 이. 러니(E. Lerner)씨에 의한 "디지탈 TV : 메이커스 베트 온 VLSI(Markers Beton VLSI)"를 참조).
재변환된 아나로그 신호는 일반적으로 중첩 클럭이나 스위칭 신호성분을 포함한다. 이 스위칭 성분은 매트릭스전에 각 아나로그 신호를 저역통과 여파시킴으로써 제거된다. 색도 및 휘도신호가 서로 다른 대역폭을 가지므로 서로 다른 스펙트럼 특성을 지닌 필터를 각 신호처리용 경로에서 사용한다. 서로 다른 필터는 매트릭스보다 선행하여 색도 및 휘도신호의 위상관계를 바람직하지 않게 오설정을 일으키는 서로 다른 군지연을 나타낸다.
처리된 색도 및 휘도신호의 위상이 신호를 성공적으로 매트릭스하는 특정한 관계로 유지되어져야만 한다는 것은 TV 설계자에게는 공지된 사실이다. 그러므로 아나로그 매트릭스 회로보다 선행된 저역통과 아나로그 필터에 의해 나타난 서로 다른 군지연을 수상기에서 보상하는 것이 필요하다.
본 발명의 원리에 따라, 각 아나로그 신호의 차동위상은 조정된다. 비데오 신호 처리용 시스템은 기준신호에 관하여 동기로 동작하는 분리 디지탈 신호처리용 경로에서 비데오 신호의 두 성분을 디지탈적으로 처리한다. 디지탈 성분은 다른 아나로그 처리용인 하나이상의 디지탈 아나로그 변환기에서 아나로그 신호로 변환된다. 동기용 신호에 응답하여 기준신호와 동기로 디지탈-아나로그 변환기를 동작하는 수단이 제공된다. 또한 기준신호에 관련하는 동기용 신호의 위상을 선택적으로 조정하는 수단도 제공되어 아나로그 신호의 차동위상을 조정한다.
본 발명은 디지탈적으로 처리된 색도 및 휘도 신호의 디지탈-아나로그 변환의 타이밍을 조절함으로써 차동 색도 및 휘도위상의 보상을 수행한다. 명목상으로 디지탈-아나로그 변환기(DAC)에 인가된 디지탈 신호는 처리된 데이타 샘플주기 즉, 시스템 클럭주기의 실제부에 대해서 안정하다. 이것은 증분 가능하게 위상을 조정하는 DAC 내로 클럭된 데이타에 관한 시간의 범위를 신호에 제공한다. 클럭정상(phasing)은 다수의 시스템 클럭위상을 발생하고 적당한 위상을 DAC 변환제어로 멀티플렉스 함으로써 수행된다. 더 많은 증분 타이밍 조절이나 정상은 각 신호경로에서 클럭된 레지스터를 포함함으로써 수행된다.
제 1 도에서, 가는선은 클럭신호와 같은 아나로그 신호나 단일비트 디지탈 신호용 경로를 나타낸다. 굵은 선은 다비트 디지탈 신호용 경로를 나타낸다.
제 1 도는 디지탈 TV 수상기에서 일반 비데오신호 처리용 경로를 도시하는 블록선도이다. 도면에서, 종래의 아나로그 동조기이며 IF회로(1)는 안테나(10)로부터 방송신호를 수신하여 회로(12)의 출력(12)에서 기저대 합성비데오를 발생한다. 기저대 비데오는 샘플되어 아나로그-디지탈 변환기(ADC)(13)에 의해 예를들어 2의 보수 2진 펄스코드로 변조된 신호인 디지탈형으로 변환되고, ADC(13)는 예를들어 NTSC 표준시스템에서 칼라 부반송파 주파수나 14.32MHz의 4배인 샘플속도로 클럭된다. 클럭킹 신호는 발진기회로(16)에 의해 발생되고 회로(16)는 비데오 신호의 칼라 버스트 기준에서 위상고정된다. 실시예에서는 버스트신호의 디지탈 샘플을 수신하도록 결합된 발진기를 도시하지만 그러나 IF출력(12)에 직접 연결될 수도 있다.
ADC(13)로부터 나온 합성비데오의 디지탈 발현은 예를들어 코움필터(14)에 의해 휘도와 색도성분으로 분리된다. 휘도성분은 휘도처리기(15)에서 디지탈 기법으로 적절하게 처리된다. 합성비데오의 색도성분의 예를들어 (R-Y)와 (B-Y)신호인 칼라 혼합신호 성분은 (R-Y)와 (B-Y)처리기(18 및 20)에서 적당히 처리된다. 처리된 휘도 및 색도신호성분은 휘도(LUMA), (R-Y)와 (B-Y) DAC(28, 30, 32)에 각각 인가되고 DAC(28, 30, 32)는 처리된 디지탈 신호를 아나로그 필터(34, 36, 38)에서 저역통과여파된 아나로그 발현으로 변환된다. 저역통과여파된 휘도 및 색도신호는 RGB 신호를 발생하는 아나로그 매트릭스(40)에서 조합된다.
명목상으로 휘도 및 색도신호의 처리는 시스템 클럭과 동기적으로 수행될 것이다. 그러나, 칼라 혼합신호의 대역폭이 휘도 대역폭보다 상당히 작으므로, 칼라 혼합신호는 더 낮은 샘플속도로 처리하기 위해 분리되고 보간된다. 더 낮은 샘플속도는 ADC 샘플링 속도의 약수배이고 발진기(16)에서 ADC 샘플링 클럭을 하향 계수함으로써 발생된다.
휘도신호에 대해 수행되는 신호처리 기능은 색도신호에 대해 수행되는 신호처리 기능과는 다르다. 이것은 처리된 휘도와 색도성분 사이에서 서로 다른 지연을 가져올 수 있다. 서로 다른 지연은 동기 처리용 시스템에 대한 시스템 샘플주기의 정수배가 될 것이다. 서로 다른 지연은 예를들어 위상리드를 갖는 신호경로에서 시프트 레지스터인 클럭된 지연단을 삽입시킴으로써 보정될 수 있다. 각각의 휘도 L, (R-Y)와 (B-Y)레지스터(22, 24와 26)는 이러한 레지스터에 대해 영역을 지시할 수 있으며 정수 샘플 차동위상이나 지연을 보상한다.
각 칼라 혼합 신호 사이에서도 정수 샘플차동위상지연이 있을 수 있다. 이 지연은 지연레지스터(24와 26)사이에 다수의 지연단을 적당히 조절함으로써 보상될 수 있다.
다음에는 필터(34, 36과 38)에 대해서 생각해보자. 휘도신호는 적당하게 4MHz의 대역폭을 갖으며 필터(34)는 약 4MHz의 3dB 차단을 갖는다. (R-Y)와 (B-Y)신호는 전형적으로 1MHz 보다 적은 대역폭을 갖고 필터(36과 38)는 적당하게 상응하는 차단주파수를 갖을 것이다. 필터 설계 기술에 능숙한 사람은 상당히 서로 다른 차단주파수를 갖는 저역통과 아나로그 필터는 서로 다른 군지연을 나타낸다는 것을 쉽게 인식할 수가 있다. 제 1 도의 회로에서, 필터(36/38과 34)간의 서로 다른 군지연은 휘도와 색도성분간의 차동위상지연을 매트릭스(40)로 도입할 것이다. 만일 차동위상지연이 샘플주기보다 크다면 레지스터(22)나 레지스터(24/26)에서 또 다른 지연단을 도입함으로써 보상될 수 있어서 나타난 위상차는 샘플주기보다 적게 된다. 즉, 만일 필터(34, 36 및 38)로 인해 휘도가 L(12)에서 휘도-색도 위상관계에 관계한)색도를 리드하면 지연단이 지연 레지스터(22)에 첨가되어 여파전에 휘도신호는 지연되므로, 매트릭스로 향한 입력에서 만족스럽지 않은 위상 재검출이 일어난다. 차동위상지연이 샘플주기보다 작다면, DAC 타이밍 제어의 위상을 조정함으로써 만족스러운 위상조정이 이루어진다.
기본인 병렬입력 DAC는 아나로그 출력이 논리입력상태를 연속적으로 반영하는 성질을 갖는다. 만일 기본변환회로가 DAC와 통합되거나 DAC에서 분리될 수 있는 래치에 의해 선행되면, 장치는 그것에 게이트되거나 클럭되는 입력신호에만 응답할 것이다. 이러한 성질은 연속으로 나타나는 데이타를 포함한 데이타시스템에서 특히 유용하지만, 그러나 DAC는 특정시간에 응답하여 그 다음 DAC 클럭펄스때까지 아나로그 출력 불변수를 유지하는 것이 바람직하다. 이런 경우에 입력래치에 선행된 DAC는 디지탈 입력, 아나로그 출력 생각컨데 무한보유시간을 갖는 샘플-보유회로로서 생각될 수 있다. 이러한 DAC의 예를들면 TRW코포레이션 TDC1016J"모노이딕 비데오 DIA 변환기"와, 소니 코포레이션 "CX20051A 10-비트 DIA 변환기"이고 198년 2월 28일자로 비. 아마진씨와 그외 공동발명자에 의해 기술된 전자공학지 125-131페이지의 "모노리딕 d-a 변환기는 단일 공급으로 동작한다"를 참조하기 바란다.
제 2a 도를 참조하면, 파형 A는 디지탈 샘플주파수의 역과 동등한 주기인 시스템클럭이다. 예를들어 (B-Y) 레지스터(26)와 (B-Y) DAC(32)인 제 1 도의 회로소자 사이에서, 데이타 샘플은 클럭의 정진행천이에 응답하여 변화한다고 생각해보자. 한정시간 TA는 새로운 보정값(파형 B)을 가정하기 위해 샘플을 필요로 한다. 또한 DAC는 DAC 클럭입력신호에 의해 조정된 입력데이타 래치를 포함하고, DAC 변환시간은 TB와 동등하다고 생각해보자. 명목상으로 DAC 클럭펄스를 정확한 데이타가 DAC 데이타 입력단자에서(또는 샘플주기 n의 시간 T1후에) 존재한다. 시간 T1(파형 C)에서 클럭된 DAC 클럭제어에 대해서, 정확한 아나로그 진폭은 시간 T2로 DAC의 출력에서 나타나고 새로운 변환이 초기화된 후에 주기 TC에서 남아있는다.
DAC 클럭펄스(파형 D)의 위상을 이동시키면 출력샘플을 지연하는 효과를 갖는다. DAC 클럭의 선연이 시간 T1에서 T3까지 지연되어 도시된 실시예에서, 변환된 출력샘플은 시간 T2에서 시간 T4(파형 E)까지 지연되거나 클럭 DAC 신호의 135도이다. DAC 클럭의 선연은 출력신호가 상당한 지연으로 위상조절을 하는 T와 T5간의 간격동안까지 변화될 수 있다.
다음에는 제 2b 도를 생각해보자. 파형 F는 DAC(30)에 인가된 DAC 클럭신호이고 파형 G는 DAC(28)에 인가된 DAC 클럭신호이라고 가정한다. 또한, 파형 G의 신호와 상응하는 동일한 디지탈 신호는 DAC(28 및 30)의 신호입력단자에 인가된다라고 가정한다. E에서 솔리드 파형은 DAC(30)의 아나로그 출력신호를 나타낸다. 점선파형 E는 DAC(28)의 아나로그 출력신호를 나타낸다. DAC(28)로부터 나온 신호는 클럭신호 F에 관련된 클럭신호 G의 지연과 같은 양만큼 DAC(30)로부터 나온 신호로 지연된다.
이와같이 분리 DAC로부터 공급된 두신호의 정상은 각 클럭펄스의 관련위상을 조정시킴으로써 조정된다는 것이 명백해진다. 위상조정 가능양은 유효 데이타가 DAC의 입력에 인가되는 샘플주기의 부와 상응한다.
제 3 도에서는 시스템 클럭과 관계한 이산위상증가에서 선택가능한 클럭펄스를 발생하는 장치를 도시한다. 장치는 n개의 종속접속 디지탈 버퍼회로 B1에서 사용되고 표준 발전기, AND 게이트와 OR 게이트 등등을 포함하는 다수의 다른 논리게이트가 삽입된 것이 보인다. 각 버퍼의 출력신호는 버퍼의 입력신호의 역이지만 예를들어 5ns로 제때에 지연되거나 또는 보충되고 지연된다. 시스템 클럭이 인가되는 입력(50)으로부터의 지연과 어떤 특정한 버퍼출력에서의 지연은 조정버퍼지연의 합이다. 서로 다른 버퍼단의 출력 Di는 스위칭 S1-Sn을 통하여 위상조정된 클럭출력(51)에 선택가능하게 인가된다. 만일 스위치 S1이 닫혀지면 D0는 단자(51)에 결합되고 시스템 클럭은 어떠한 부가된 지연없이 단자(51)에 인가된다. 만일 스위치 S3가 닫혀지면, (50)에서 시스템 클럭은 버퍼 B1외에 버퍼 B2등등의 게이트 지연으로 지연된 단자(51)에 인가된다.
어느 하나의 스위치 S1내지 Sn중 하나만은 제어입력(52)에 응답하여 어느때나 닫혀지고 제어입력(52)은 수동식 제어나 전자식 제어일 수 있다.
다시 제 1 도를 참조하면, DAC(28, 20 및 32)의 변환타이밍을 설정하기 위해 클럭펄스를 인가하는 클럭이상기(42)는 제 3 도의 여러 회로로 구성될 수 있다. 제조하는 동안 휘도 및 색도신호를 위상 정렬하는데 필요한 증분위상지연은 정해되고 적당한 스위치를 닫히는데 필요한 정보는 예를들어 ROM 또는 EPROM이나 RAM, 전기적으로 변경가능한 ROM(EAROM)이나 전기적으로 삭제가능한 ROM(EEPROM)과 같은 전기적으로 변경가능한 ROM(EAROM)이나 전기적으로 삭제가능한 ROM(EEPROM)과 같은 전기적으로 프로그램 가능한 제어 소자와 같은 적당한 제어장치내에 기억되고 그후에 EEPROM은 클럭이상기(42)를 제어한다. 전기적으로 프로그램 가능한 제어소자는 주기적으로 자기교정을 하는 이를 시스템에 대해서는 특히 바람직하다.
예를들어 레지스터(22)나 레지스터(24)에 대해서 레지스터 지연단을 필요로 하는데 충분히 큰 차동지연은 설계 계산에서 잘 알려져 있고 나머지 단은 제조하기 전에 설계내에 포함된다는 것에 주목된다.
시분할 장치에서는 두 개의 서로 다른 디지탈신호(즉, 제 1 도의 (R-Y)와 (B-Y)신호)를 예를들어 (32)인 단일 DAC의 입력에 멀티플렉스하고 두 아나로그 샘플을 통하여 신호를 디멀티플렉스하여 DAC의 출력에서 신호를 보유한다. 제 1 신호와 위상의 DAC에 인가된 스트로브 펄스의 쌍의 충격계수를 조정함으로써 제 2 신호에 관해서 조정될 수 있다. 이 장치에서, 다른 스트로브 펄스마다 한 신호(R-Y)를 어드레스하고 조정펄스는 다른 신호(B-Y)를 어드레스 한다. 이와같이 만일 펄스중 한 펄스의 "on"주기가 인접한 펄스에 대해서 역으로 조정되면 멀티플렉스-디멀티플렉스 신호중 한 신호의 위상은 나머지 신호에 관해서 변경될 것이다. 교체적으로 두 신호의 위상은 디멀티플렉싱 신호의 클럭위상에 의해 차동적으로 조정된다. 이런 실시예에서 디멀티플렉싱 클럭중 한 클럭은 교체클럭이 변환후의 간격에서 적당한 시간에서 교체 아나로그 신호 샘플을 샘플하는 동안 디지타-아나로그 변환후에 즉 각 아나로그 신호를 샘플할 수 있다.

Claims (6)

  1. 분리 디지탈 신호처리용 경로에서 비데오 신호의 두 성분을 디지탈로 처리하고, 하나이상의 디지탈-아나로그 변환기에서 다른 처리를 하도록 처리된 두 디지탈 신호를 아나로그 신호로 변환하고, 상기 분리디지탈 신호처리용 경로는 기준신호에 대해서 동기적으로 동작하는 비데오 신호처리 시스템 내 아나로그 신호위상 차동조정장치에 있어서, 동기용 신호에 응답하여 상기 기준신호와 동기로 상기 디지탈-아나로그 변환기를 동작하는 수단(16, 42)과 상기 기준신호에 관하여 동기용 신호의 위상을 선택가능하게 조정하는 수단(42, 44)을 포함하고 있는 것을 특징으로 하는 아나로그 신호위상 차동 조정 장치.
  2. 제 1 항에 따른 장치에 있어서, 동기용 신호의 위상을 선택가능하게, 조정하는 상기 수단(42, 44)은 종속접속된 논리게이트에서 상기 기준신호를 연속적으로 지연시키는 수단(B1-Bn)과 동기 신호로서 인가하는 상기 각 논리게이트중 하나로부터 출력을 선택하는 수단(S1-Sn)을 포함하고 있는 것을 특징으로 하는 아나로그 신호위상 차동 조정 장치.
  3. 제 1 항에 따른 장치에 있어서, 상기 분리 디지탈 처리용 경로(LMMA ; (R-Y), (B-Y)는 디지탈 휘도 신호 처리용 경로(LUMA)와 디지탈 색도 신호 처리용 경로를 포함하고 각각은 종속배열로 디지탈-아나로그 변환기(28, 30, 32)와 상기 또 다른 아나로그 처리용 회로(40)를 포함하며, 아나로그 색도 신호에 관해서 아나로그 휘도 신호의 위상을 차동적으로 조정하는 수단(16, 42)과 상기 기준신호와 동기인 클럭신호를 발생하고 클럭 신호와 선택 가능한 위상관계를 갖는 수단(16)과 상기 선택가능한 위상 클럭신호에 응답하며 상기 디지탈-아나로그 변환기중 적어도 하나이상의 변환기에 디지탈 신호를 클럭하여 다른 디지탈-아나로그 변환기에 관련한 상기 디지탈-아나로그 변환기중 상기 변환기로부터 아나로그 출력신호를 지연시키는 수단(42)를 특징으로 하는 아나로그 신호위상 차동 조정 장치.
  4. 제 3 항에 따른 장치에 있어서, 상기 디지탈-아나로그 변환기중 한 변환기에 앞서 종속접속으로 배열된 디지탈 지연수단(B1-Bn)은 적분 샘플주기에 의해 디지탈 신호를 지연함으로써 상기 변환기로부터 아나로그 출력신호를 지연시키는 것을 특징으로 하는 아나로그 신호위상 차동 조정 장치.
  5. 제 3 항에 따른 장치에 있어서, 선택가능한 위상클럭신호를 발생하는 수단(42)은 입력과 출력이 종속으로 연결된 다수의 버퍼 회로(B1-Bn)와, 상기 기준신호를 수신하도록 상기 종속배열의 제 1 버퍼 회로에 연결된 수단(50)과, 위상선택 제어신호원(52)과, 상기 다수의 버퍼 회로중 특정한 회로로부터 신호를 선택하도록 상기 위상선택 제어신호에 응답하는 스위치 수단(S1-Sn)을 포함하는 것을 특징으로 하는 아나로그 신호위상 차동 조정 장치.
  6. 제 5 항에 따른 장치에 있어서, 상기 위상선택 제어신호원은 메모리소자(44)인 것을 특징으로 하는 아나로그 신호위상 차동 조정 장치.
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