KR920003594B1 - 반도체용 ain 패키지 - Google Patents

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Abstract

내용 없음.

Description

반도체용 AIN 패키지
제1도는 본 발명의 대상이 되는 대표적인 반도체용 패키지를 도시한 구조도.
제2도는 제1도의 패키지의 접합부를 중심으로한 측면확대도.
제3도는 실시예에 관한 시료를 도시한 구조도.
제4도는 제3도에 도시된 시료의 접합부를 중심으로 한 측면확대도.
* 도면의 주요부분에 대한 부호의 설명
1 : Cu-W 합금기판 2 : 반도체소자
3 : AIN 기판 4 : 완충재층
5 : 은땜납층
본 발명은 고출력트랜지스터, 레이저다이오드등의 반도체소자를 탑재하는데 사용되며, 높은 열전도성이 요구되는 반도체용 AIN 패키지에 관한 것이다.
높은 열전도성이 요구되는 반도체용 패키지로는, 지금까지 절연기판으로서 BeO가 사용되고 있었지만, BeO는 유해성이 있으며, BeO의 공급이 불안정하다는 문제점이 있었다.
이와 같은 배경으로부터 방열특성이 높은 AIN이 절연기판으로서 주목되고 있다.
그러나, 종래와 같이 방열기판(Cu-W 합금기판)에 BeO탑재하여, 메탈라이즈층을 형성한 AIN 기판과 Cu-W 합금기판을 은땝납할 경우에는 AIN 기판에 크랙이 발생하거나 Cu-W 합금기판에 휨이 발생하는 새로운 문제점일 발생하였다.
특히, 접합면적이 □3mm(3mm×3mm)이상이 되면, 상기 문제점이 현저하게 나타난다.
이와 같은 현상은, 은땜납할때에 온도가 800~950℃이므로, 이 온도로부터 냉각하는 동안 Cu-W 합금의 열팽창계수와 AIN의 열팽창계수간의 차이에 의하여 열응력이 발생하고, 발생된 열응력이 AIN에 잔류응력으로 남게되어 AIN 기판에 크랙이 발생하거나 Cu-W 합금기판에 휨이 발생한다고 가정할 수 있다.
즉, 실온에서 150℃ 부근까지 Cu-W 합금과 AIN의 열팽창계수는 각각 6.5~9×10-6/。C, 4~5×10-6/。C이고, 또한 Cu-W 합금과 AIN의 영율은 각각 29,000~35,000kg/mm2, 35,000~37,000kg/mm2이므로, 열팽창율이 서로 다르고, 또한 영율이 모두 높아서 소성변형이 거의 발생하지 않게 되어 냉각과정에서 높은 열응력이 발생되기 때문이라고 가정할 수 있다.
본 발명의 목적은 AIN 기판과 Cu-W 합금기판을 은땜납할때에 발생하는 상기 문제점을 해결할 수 있는 반도체용 AIN 패키지를 제공하는데 있다.
본 발명자는 종래부터 상기 문제점을 해결하기 위하여 연구를 계속하였다.
연구를 계속한 결고, AIN 기판과 Cu-W 합금기판 사이에 열응력을 완화시킬 수 있는 특정의 완충재를 개재시킴으로서, 상기 열변형을 해소하는 효과가 있다는 것을 발견하여 본 발명을 완성하기에 이르렀다.
즉, 본 발명은 AIN 기판과 Cu-W 합금기판 사이에 Cu 베이스 또는 Ni 베이스의 완충재가 개재되어 있는 것을 특징으로 하는 반도체용 AIN 패키지에 관한 것이다.
제1도에 본 발명의 대상이 되는 대표적인 반도체용 AIN 패키지의 구조를 도시한다.
제1도에 있어서, (1)은 예를들면 Cu-W 합금기판이고, (2)는 반도체소자로서 메탈라이즈회로를 형성한 AIN 기판(3)에 탑재된다. (4)는 Cu 베이스재 또는 Ni 베이스재로 된 완충재층이고, (5)는 은땜납층이다. 필요에 따라 AIN 기판의 은땜납부착면 및 완충재의 양접합면에는 접합전에 Ni 도금을 실시한다.
또한, 제2도는 제1도의 패키지의 접합부를 중심으로한 측면확대도이다.
본 발명에 사용되는 완충재충(4)으로서는, Cu 베이스재, Ni 베이스재, Cu 합금부재 또는 Ni 합금베이스재로 충분하지만, 특히 Cu 베이스재를 완충재층(4)으로 사용하여 은땜납할때에 Ag가 확산하는 것을 억제하기 위하여 Cu 베이스재에 Ni 도금하는 것이 바람직한 경우도 있다(표1, 표2, 표3 참조).
AIN 기판(3)과 Cu-W 합금기판(1) 사이에 완충재층(4)으로서 Cu 베이스 또는 Ni 베이스재를 사용할 경우, 양자는 모두 경금속이므로, 은납땜이 이루어지는 온도부근에서 더욱 연화(軟化)하여 매우 소성하기 쉬운 상태로 된다. 이때에 발생한 대부분의 열응력은, 상기 선택돈 금속의 소성 변형에 의해서 흡수되어, AIN 기판(3) 및 Cu-W 합금기판(1)의 잔류응력을 해소할 수 있으므로, AIN 기판(3)에 크랙이 발생하거나 Cu-W 합금기판(1)에 휨이 발생하는 것을 방지할 수 있다.
또한, 완충재층(4)의 두께는 0.01~1.0mm의 범위내에 있는 것이 바람직하다.
완충재층(4)의 두께가 0.01mm이하일 경우에는 너무 얇아서 소성변형량이 적으르므로, 열응력을 충분히 흡수하지 못한다. 또한, 상기 두께가 1mm이상일 경우에는, 완충재층(4)도 자체적으로 은땜납할때에 열팽창하므로, 이때에 발생하는 열응력을 무시할 수 없게 된다. 다시말하면, AIN 기판(3)과 Cu-W 합금기판(1)에서 발생한 열응력은 상기 완충재층(4)의 소성변형에 의해서 흡수되어도, 상기 완충재층(4) 자체의 열응력이 크기 때문에, Cu-W 합금기판(1) 및 AIN 기판(3)에 완충재의 열변형이 작용하게 되어 악영향을 미치게 된다.
또한, 본 발명에 사용되는 Cu-W 합금기판(1)으로는 Cu의 함유량이 5~25중량%의 범위내에 있는 것이 바람직하다. Cu의 함유량이 5% 미만일 경우에는 Cu-W 합금기판(1)의 열팽창계수와 AIN 기판(3)의 열팽창계수가 다른 것을 완화시킬 수 있지만, 방열기판(Cu-W 합금기판)(1)의 본래 기능인 열전도성이 저하된다. 또한, Cu의 함유량이 25%를 초과할 경우에는, Cu-W 합금기판(1)의 열전도성은 더욱 바람직하게 되지만, Cu-W 합금기판(1)의 열팽창계수가 더욱 커지게 되어, Cu-W 합금기판(1)의 열팽창계수와 AIN 기판(3)의 열팽창계수간의 차이가 증가함으로써 높은 열응력이 발생하게 된다.
이하에 본 발명의 실시예에 관하여 상세하게 설명한다.
제3도는 실시예에 관한 시료의 구조를 도시한다.
제4도는 제3도에 도시된 시료의 접합부를 중심으로한 측면확대도이다.
Mo-Mn,Mo,W의 고융점금속법 및 활성화금속법에 의하여 □5mm(5mm×5mm), □20mm(20mm×20mm), □50mm(50mm×50mm)의 AIN 기판에 메탈라이즈층을 형성하고, 메탈라이즈층 표면에 2㎛의 두께로 Ni 도금한 샘플과 Cu-W 합금기판 사이에, AIN 기판과 동일한 면적을 가지는 Ni 베이스 또는 Cu 베이스의 완충재를 개재시켜서 830℃에서 은땜납을 행하였다. 그리고, AIN 기판의 크랙(crack)과 Cu-W 합금기판의 휨등을 관찰하였다.
표1, 표2, 표3에 그 결과를 나타내고 있고, Cu-W 합금기판의 휨을 측정한 유효길이 1mm에 대해서 휨의 정도가 2㎛이하이면 ＂없음＂으로 나타내었으며, 휨의 정도가 2㎛ 이상이면 ＂있음＂으로 나타내었다.
또한, 표1, 표2, 표3에 나타난 CuW5, CuW10, CuW20의 5,10,20은 Cu-W 합금중에서 Cu의 함유량을 표시한 것이다.
또한, AIN 기판의 내부에 크랙이 발생하였을 경우에는 ＂크랙있음＂으로 나타내었다.
[표 1]
Figure kpo00001
[표 2]
Figure kpo00002
Figure kpo00003
[표 3]
Figure kpo00004
또한, 상기 결과와 비교하기 위하여 완충재층을 개재시키지 않은 경우에 대해서도 상기 실시예와 마찬가지로 관찰하였다. 그 결과를 비교예로서 표4에 나타내고 있다
[표 4]
Figure kpo00005
상술한 설명으로부터 명백한 바와 같이, 본 발명의 구성에 의하면, Cu 베이스재 또는 Ni 베이스재로된 완충재를 사용함으로써 AIN 기판에 크랙이 발생하거나 Cu-W 합금기판에 휨이 발생하는 것을 방지할 수 있으므로, 신뢰성이 높고 치수의 정밀도가 높은 반도체용 AIN 패키지를 용이하게 얻을 수 있다.

Claims (3)

  1. 반도체소자(2)를 탑재하고, 방열특성이 높은 AIN 기판(3)의 하부면에는 메탈라이즈층이 형성되어 있으며, 이 메탈라이즈층의 표면에 Ni 도금처리한 AIN 기판(3)과, 방열기판으로 사용되는 Cu-W 합금기판(1)과, AIN 기판(3)과 Cu-W 합금기판(1)을 은땜납할때에 발생하는 열응력을 완화하기 위하여 AIN 기판(3)과 Cu-W 합금기판(1)사이에 Cu 베이스재 및 Ni 베이스재중에서 선택된 한개의 베이스재가 개재되는 완충재층(4)과, 상기 은땜납에 의하여 상기 AIN 기판(3)과 상기 완충재층(4) 사이에 그리고 상기 Cu-W 합금기판(1)과 상기 완충재층(4) 사이에, 각각 형성되는 은땜납층(5)으로 구성된 것을 특징으로 하는 반도체용 AIN 패키지.
  2. 제1항에 있어서, 상기 완충재층(4)의 두께는 0.01~1mm의 범위내에 있는 것을 특징으로 하는 반도체용 AIN 패키지
  3. 제1항 또는 제2항에 있어서, 상기 Cu-W 합금기판(1)의 Cu 함유량이 5~25중량%의 범위내에 있는 것을 특징으로 하는 반도체요 AIN 패키지.
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