KR920001733B1 - 고집적 dram셀의 제조방법 - Google Patents

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내용 없음.

Description

고집적 DRAM셀의 제조방법

제1도는 기판플레이트 트랜치 캐패시터 DRAM셀 단면 구조도.

제2도는 다결정 실리콘 플레이트 트랜치 캐패시터 DRAM셀 단면 구조도.

제3도는 삼중 다결정 실리콘을 이용한 적층 캐패시터 DRAM셀 단면 구조도.

제4도는 본 발명에 따른 고집적 DRAM셀의 제조 공정도.

제5도는 본 발명에 의한 적층 캐패시터와 트랜치 캐패시터의 결합체 구조를 가진 DRAM셀의 단면 구조도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 마스크층

3 : BSG층 4 : LTO

5 : P+도우핑층 6 : 트랜치 캐패시터 유전체층

7 : 다결정 실리콘 8 : 소자의 격리용 산화막

9 : MOSFET의 게이트 10 : MOSFET의 소스

11 : MOSFET의 드레인 12 : 배리드콘택 형성을 위한 LTO층

13 : 배리드 콘택

14 : 적층 캐패시터 형성을 위한 도우핑된 비정질(혹은 다결정) 실리콘층

15 : 적층 캐패시터 산화막 17 : 유전체층

16 : 도우핑된 다결정 실리콘 플레이트 18 : 접착면

19 : 금속

본 발명은 반도체 소자인 MOSFET(Metal Oxide Semiconductor Field effect Transistor)과 캐패시터(Capacitor)로 구성된 DRAM(Dynamic Random Access Memory)셀에서 집적도 향상시 문제가 되고 있는 한정된 면적에서의 충분한 정전 용량(Capacitance)의 확보 및 차세대 고집적 DRAM셀을 제작하기 위한 것이다.

DRAM셀을 제작할 때 충분한 정전 용량을 확보하기 위해서는 캐패시터의 얇은 유전체층을 사용하거나, 유전율이 큰 물질 TiO2, Ta205을 이용하거나 또는 면적을 증가시키는 방법이 있다. 그러나 4M DRAM 이상의 ULSI(Ultra Large Scale Integration) 회로에서는 얇은 유전체층과 유전체가 큰 물질을 이용할 때 유전체층 파괴와 신뢰도 등의 이유로 아직까지 실용화되지 못하고 있다.

따라서 한정된 2차원적 면적에서 3차원적 면적을 넓혀 정전 용량의 확보가 가능하고, 트랜치(Trench) 캐패시터와 적층 다결정 실리콘을 이용하는 캐패시터가 사용되고 있다.

DRAM셀은 크게 플레이트의 위치에 따라 기판을 쓰는 경우와 다결정 실리콘층을 쓰는 경우로 나눌 수 있는데 기판을 플레이트로 쓰는 경우는 제1도와 같이 얇은 캐패시터 유전체층의 일부에 접촉면을 정의하여 소스와 도우핑된 다결정 실리콘과의 접촉이 이루어져야 하고, P+위에 P로 도우핑된 에피텍셜 성장 웨이퍼의 사용과 다결정 실리콘 플레이트에 의해 깊은 트랜치가 필요한 문제점을 갖고 있다. 또 다결정 실리콘을 플레이트로 이용하는 경우는 제2도와 같이 AsSG(Arsenide Silica Glass) 등을 이용한 트랜치 벽면 도우핑과 트랜치-투-트랜치(Trench-to-trench) 누설 전류가 문제가 되고 있다.

이러한 수가지의 경우 모두 정전 용량은 크게 하기 위해서는 트랜치의 깊이를 깊게 하고 캐패시터 유전체층의 두께를 얇게 해야만 한다.

그리고 적층 캐패시터 DRAM셀은 제3도에서 보는 바와 같이 삼중 다결정 실리콘(Triple Poly Silicon)층을 주로 사용하고 있는데, 도우핑된 비정질(혹은 다결정) 실리콘 위에서의 신뢰성 높은 캐패시터 유전체층 형성의 어려움과 2차원적 한정된 면적에서 큰 정전 용량을 얻기 위한 캐패시터 면적을 증가시키기 위해서 캐패시터 벽면이 높아져야만 함으로 스텝 카바라지(Step Coverage)의 문제가 심각해지는 것이다.

본 발명은 적층 캐패시터와 트랜치 캐패시터 매설 접촉(Buried Contact)을 이용하여 서로 결합시킴에 따라 정전 용량의 가변이 쉽게 이루어질 수 있게 한 것으로 본 발명에 의해 DRAM셀 제조방법 및 구조를 상세히 설명하면 다음과 같다.

제4도는 본 발명에 따른 제조 공정도인 것으로 P형 반도체 기판(1)에 트랜치 형성을 위한 SiO2/Si3N4/BPSG(Boron-Phosphrous Silica Glass)등 구조의 마스크층(2)을 성장 및 증착하고, 트랜치 마스크를 이용하여 식각함에 의해 제4a도와 같은 트랜치 형성부위 정의 공정을 행하고 이어서 트랜치 식각 BSG층(Boron Silica Glass)(3) 증착 및 식각, LTO(Low Temperature Oxidation)(4) 증착, 드라이브-인(Drive-in) 공정을 차례로 수행하여 BSG에 의한 트랜치 벽면에 P+도우핑층(5)을 형성하는 제4b도와 같은 트랜치 벽면 도우핑 공정을 행한다.

상기의 공정을 행한 다음 BSG(3)와 LTO(4)를 제거하고, 라운딩 옥시데이션(Rounding Oxidation) 및 산화막 제거, 트랜치 캐패시터 산화막 성장, 도우핑된 다결정 실리콘(7)의 보충(refill) 및 에치-백(etch-Back)을 수행하여 트랜치 캐패시터 유전체층(6)을 형성하는 제4c도의 트랜치 캐패시터 형성 공정을 행한다.

그리고 제4d도에 도시된 바와 같이 기존의 MOSFET 제작과 동일하게 소자의 격리용 산화막(8)과 MOSFET의 게이트(9) 형성, 자기 정렬 소스(10) 및 드레인(11)을 형성하는 MOSFET 제작 공정을 행한다.

계속해서 제4e도와 같이 캐패시터 형성을 위해 LTO(12)를 증착하고 매설 접촉(buried Contact)(13)을 정의한 뒤 도우핑된 비정질(혹은 다결정) 실리콘(14)을 증착하여 트랜치 캐패시터와 소스 영역의 접촉 공정을 행한다.

이후, 제4f도와 같이 적층 캐패시터 산화막(15)을 성장하고 도우핑된 다결정 실리콘을 증착하여 반도체 기판과 함께 사용될 플레이트(16)를 정의한다.

최종적으로 유전체층(17)을 형성한 후 접착면(18)을 정의하고 금속(19)을 접착하여 제4g도와 같은 DRAM셀을 제조한다. 이러한 제작방법에 따라 완성되는 DRAM셀은 적층 캐패시터와 트랜치 캐패시터를 매설 접촉(Buried Contact)을 이용하여 결합시킴에 따라 충분한 정전 용량의 가변이 이루어질 수 있는 구조를 제공하게 되는 것으로 그 구조를 제5도를 참고로 설명하면 다음과 같다.

제5도에서 트랜치 캐패시터 유전체층(6)과 적층 캐패시터 유전체층(15)을 볼 수 있으며, 매설 접촉(13)에 트랜치 보충용 다결정 실리콘층(7)이 결합된 형태를 보여주고 있다.

따라서 반도체 기판(1)과 도우핑된 다결정 실리콘층(16)이 공통 플레이트로 이용됨에 따라 정전 용량이 적층 캐패시터와 트랜치 캐패시터의 합으로 제공되는 것이다.

이상에서와 같이 본 발명은 기판 트랜치 캐패시터와 적층 캐패시터의 2중 결합체로 매설 접촉을 이용하여 쉽게 소스와 도우핑된(혹은 다결정) 실리콘과의 접촉이 가능하고, 트랜치 깊이를 얇게 하고, 적층 캐패시터의 벽면이 높지 않아도 충분한 정전 용량을 얻을 수 있으므로 깊은 트랜치의 문제점과 적층 구조의 스텝-카버리지(Step Coverage) 문제를 완하시킬 수 있는 것이다.

Claims (1)

1. 적층 캐패시터와 트랜치 캐패시터의 결합체 구조를 갖는 DRAM셀에 있어서, P형 반도체 기판(1)에 마스크층(2)을 성장 및 증착한 후 트랜치 형성 부위를 정의하고 식각하여 트랜치를 형성하는 공정과, 상기 트랜치 형성 공정후 BSG(3) 증착과 식각 및 LTO(4) 증착을 차례로 행하고 드라이브-인하여 트랜치 벽면에 P+도우핑층(5)을 형성하는 도우핑 공정과, 상기 도우핑 공정후 BSG(3)와 LTO(4)를 제거하고 라운딩 옥시데이션과 산화막 제거 및 트랜치 캐패시터 산화막 성장, 도우핑된 다결정 실리콘(7)의 보충 및 에치-백을 수행하여 트랜치 캐패시터 유전체층(6)을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 고집적 DRAM셀의 제조방법.

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