KR920000985B1 - 신호 분리 시스템 - Google Patents

Abstract

내용 없음.

Description

신호 분리 시스템

제1도는 본 발명의 원리에 따라 배열된 디지탈 신호 분리 시스템의 블럭선도.

제2도와 제3도는 제1도의 신호 분리 시스템에 사용하기 적합한 대역 통과 필터의 블럭선도.

제4도는 제1도의 배열에 사용하기 적합한 디지탈 콤 필터의 블럭선도.

제5도는 제1도의 배열에 사용하기 적합한 보간기와 지연회로의 블럭선도.

제6도는 제2도, 제4도와 제5도의 배열의 포인트에서 순간 신호 내용을 도시하는 타이밍 선도.

제7도와 제9도는 제2도, 제4도와 제5도의 배열을 사용하기 적합한 클럭 신호 발생 배열의 블럭선도.

제8도와 제10도는 제7도와 제9도의 클럭 신호 발생 배열 동작을 나타내는 파형을 도시하는 도면.

제11도는 본 발명의 원리에 따라 배열된 디지탈 신호 분리 시스템에 블럭선도.

제12도는 제11도의 실시예에 사용하기 적합한 대역 통과 필터와 콤 필터를 도시한 블럭선도.

제13도는 제12도와 제14도의 콤 필터 시스템용 클럭 발생기 회로를 도시한 블럭선도와 논리선도.

제14도는 제11도의 실시예에 사용하기 적합한 보관 필터의 블럭선도.

제15도는 제13도의 클럭 발생기 회로 동작을 설명하기 위한 타이밍 선도.

제16도와 제17도는 제12도, 제13도와 제14도의 실시예의 포인트에서 순간 신호 내용을 도시하는 타이밍 선도.

제18도는 본 발명의 원리에 따라 배열된 디지탈 콤 필터 시스템의 다른 실시예의 블럭선도.

제19도는 제18도의 실시예에 사용하기 적합한 디지탈 저역 통과 필터의 블럭선도.

* 도면의 주요부분에 대한 부호의 설명

10 : A/D 변환기 12 : 대역 통과 필터

14 : 지연단 16 : 보간기

18,24 : 감산기 22 : 1-H 지연라인

30 : 레지시터 40 : 멀티플렉서

78 : 가산기

본 발명은 신호 분리 시스템(signal separation system)에 관한 것으로서, 특히, 저속의 데이타 속도에서 디지탈 비데오 신호의 휘도 성분과 색도 성분을 분리하기 위한 콤 필터장치(comb filter arrangement)에 관한 것이다.

종래의 텔레비젼 방송 시스템은 영상에 포함된 상당량의 명도(휘도) 정보는 수평 라인 주사 주파수의 정수배의 신호 주파수로 표시되었다. 칼라(색도) 정보는 인코드되어서, 라인 주사 주파수의 배수 사이의 중간(즉, 라인 주사 주파수×1/2×기수배)인 주파수 부근의 일부 휘도신호 스펙트럼에 삽입된다.

색도와 휘도 정보는 합성 신호 스펙트럼을 적절하게 결합하므로써 분리할 수 있다. 공지된 결합 장치는 색도 신호 성분와 1/2라인 주사 주파수 사이의 기수배 관계가 연속 라인상의 대응 영상 영역에 대한 색도 신호 성분들의 서로에 대한 위상차를 180°로 한다는 사실을 이용한다. 연속 라인상의 대응 영상 영역에 대한 색도 신호 성분들의 위상은 실제로 동위상이다.

콤 필터 시스템에 있어서, 합성 영상 표시 신호의 한개이상의 레플리카들이 발생되며, 이들 레플리카들은 서로에 대해 적어도 한 주사 간격만큼 지연되어 있다(흔히 1-H 지연이라고 함). 한 라인으로부터의 신호는 그전 라인으로부터의 신호에 더해져서, 색도 성분을 상쇄시키는 반면, 색도 성분을 보강한다. 두 연속 라인의 신호를 빼므로써(즉, 한 라인의 신호를 반전한 다음 두개의 라인 신호를 결합하므로서), 휘도 성분은 제거되고 색도 성분은 보강된다. 따라서, 휘도와 색도 신호는 상호 결합하여 각각 분리될 수 있다.

합성 비데오 신호는 아날로그 형태, 샘플된 데이타 형태, 또는 디지탈 형태로 콤 여파될 수 있다. 1-H 지연 라인용인 아날로그 신호 지연 라인을 사용하는 콤 필터는 보통 PAL형 수신기에 채용되어 두 신호의 비월 주사의 1/4라인 주파수 오프세트를 사용하여 적색 차신호와 흑색차신호를 분리한다. 샘플된 데이타 신호의 콤 필터 시스템의 실시예는 미합중국 특허출원 제4,096,516호에 공개되었다. 이 실시예에서는 1-H 지연을 행하기 위하여 신호 샘플을 10.7MHz 속도에서 스테이지에서 스테이지로 시프트하는 682/ 1/2 스테이지 전하 결합 장치(CCD, Charge-coupled device) 지연 라인을 구비한다.

상기 미합중국 특허에 설명된 CCD 지연 라인에 있어서, 682 1/2단은 아날로그 비데오 신호에 관한 충전 피켓을 전송시킬 필요가 있다. John P. Rossi의 논문 “Digital Television Image Enhancement”에 따르면, 디지탈 지연 라인에 있어서, 비데오 신호는 8비트 디지탈 샘플 형태이다. 이러한 구성은 수평 라인에서 각각의 682샘플에 대한 8개의 저장소 또는 5,456 비트용인 저장 매체를 필요로 한다. 더군다나 이 지연 라인은 시스템에 대해 충분한 크기이며 이때 NTSC 칼라 비데오 신호는 부반송파 사이클당 3배의 속도로 샘플된다(즉, 10.738635MHz 샘플링 신호). 아날로그 비데오 신호에 대해 상이하게 제시된 샘플링 주파수는 14.3181818MHz 또는 칼라 부반송파 주파수의 4배 주파수이다. 이러한 주파수에서 동작하는 1-H 디지탈 지연 라인은 샘플당 8비트로, 전체 7280 저장소를 필요로 하는 910샘플을 저장할 필요가 있다. 이러한 용량의 저장 매체는 경제적으로 제조하기 어려우므로, 더 작은 저장소를 필요로 하는 디지탈 콤 필터 시스템을 공급하는 것이 바람직하다.

본 발명의 한 특징에 다르면, 텔레비젼 수신기에 사용하기 위한 신호 분리 시스템은 주파수내에 삽입되는 두개의 샘플된 데이타 비데오 신호를 분리한다. 그러한 시스템은 원래 샘플링 비보다 더 적은 데이타 속도로 샘플된 데이타 비데오 신호를 통과시키는 수단을 구비한다. 콤 필터는 감소된 샘플 속도 신호에 응답하여 콤 여파된 출력 신호를 발생한다.

본 발명의 또 다른 특징에 따르면, 감소된 데이타 속도로 동작하는 신호 분리 시스템이 제공되며, 이 시스템은 비교적 저장소를 적게 필요로 한다. 주파수 간섭된 신호 성분을 갖는 비데오 신호는 소정의 데이타 속도로 샘플된 후, 제1대역 통과 필터에 인가되며, 이 필터는 합성 비데오 신호의 일부 비데오 통과대역에 한정된 여파 신호를 공급한다. 샘플은 원래 데이타 속도보다 더 느린 데이타 속도로 동작하는 콤 필터에 인가되어 콤 여파된 신호를 공급한다.

콤 여파된 신호는 제2대역 통과 필터에 인가되며, 제2대역 통과 필터는 비데오 통과대역의 일부를 차지하는 샘플의 순서를 제공한다. 감소된 데이타 속도로 동작하는 콤 필터 배열은 상기 배열보다 비교적 더 적은 저장소를 필요로 한다.

한 실시예에서, 주어진 샘플링 비의 디지탈화된 합성 비데오 신호는 대역 통과 필터에 인가되며, 대역 통과 필터는 합성 비데오 신호의 일부 통과대역에 한정된 여파 신호를 공급한다. 여파된 신호는 한정된 통과대역의 정보에 대해 나이퀴스트 임계치를 만족하는 속도에서 샘플된다. 저속의 데이타 속도의 샘플은 1-H 지연라인에 인가되어, 지연된 신호와 지연되지 않은 신호는 제1콤 여파된 신호를 발생하도록 결합된다. 그 다음에 제1콤 여파된 신호가 보간기에 인가되며, 보간기는 최초의 디지탈화된 합성 비데오 신호의 샘플링 비로 연속 샘플을 공급한다. 이러한 순서의 샘플은 합성 비데오 신호 샘플과 결합하여, 제2콤 여파 신호를 발생한다.

제1도에 있어서, 실선 화살표는 개별적 신호에 대한 경로를, 굵은선 화살표는 멀티 비트 디지탈 신호에 대한 데이타 경로를 표시한다. 합성 아날로그 비데오 신호는 아날로그 디지탈(A/D) 변환기(10)에 인가된다.

A/D 변환기는 샘플링 신호(4Fsc)에 응답하여 아날로그 신호를 샘플하고 샘플링 신호 주파수(4Fsc)로 디지탈 비데오 샘플을 공급한다. 클럭 신호는 대문자(4Fsc)로 표시되며 신호 주파수 또는 신호 샘플 비는 소문자(4fsc)로 표시된다. 제1도의 실시예에서, 샘플링 신호 주파수(4fsc)는 칼라 부반송파의 4배와 같다. 여기서 fsc는 칼라 부반송파 주파수이다. 칼라 부반송파 주파수가 3.579545MNz인 NTSC 칼라 텔레비젼 시스템에 있어서, 4fsc 샘플링 신호 주파수는 14.31818MNz이다.

A/D 변환기에 의해 발생된 4fsc 속도의 디지탈 샘플은 지연단(14)과 디지탈 대역 통과 필터(12)의 입력측에 인가된다. 대역 통과 필터(12)의 통과대역은 NTSC 시스템에서 3.58MHz 칼라 부반송파 주파수로 분포되는 색도 주파수를 통과시킨다. 지연단(14)은 대역 통과 필터(12)의 입력과 보간기(16) 출력 사이의 신호에 따라 신호를 정합하는 등화 지연을 행한다.

대역 통과 필터(12)는 필터에 대한 입력의 클럭 속도보다 낮은 클럭 속도에서 여파된 출력 신호를 발생한다. 이는 필터에 의해 공급된 출력 신호를 이단 샘플링(subsampling)하므로써 이루어진다. 제1도의 실시예에 있어서, 대역 통과 필터(12)는 2fsc 속도로 출력 신호를 공급하며, 이 정도의 속도는 필터에 대한 입력 신호 비는 1/2이다. 여파된 신호의 2fsc 속도는 정보 베링(bering) 여파 신호의 대역폭에 대한 나이퀴스트 샘플링 기준을 만족한다.

2fsc 속도 여파 신호는 콤 필터(20)에 인가된다. 콤 필터(20)는 2fsc 신호 비로 클럭된 1-H 지연라인(22)과 감산기(24)를 포함한다. 1-H 지연라인(22)에 의해 통과된 여파 신호는 감산기(24)의 한 입력에 인가되고 지연되지 않은 여파 신호는 감산기 제2입력에 인가된다. 그러므로 감산기(24)는 2fsc 클럭 속도로 콤 여파된 색도 신호를 공급할 것이다. 콤 여파된 색도 신호는 처리와 표시에 적합한 형태로 된다.

콤 여파된 색도 신호는 또한 보간기(16)의 입력에 인가된다. 보간기(16)는 2fsc 속도의 색도 샘플을 보간하여 2fsc 중간의 신호값을 공급한다. 보간기의 출력 신호는 4fsc 샘플링 비로 콤 색도 신호 샘플로 구성된다. 이러한 4fsc 속도의 콤 색도 신호는 감산기(18)의 한 입력에 인가되며, 감산기는 지연단(14)에 의해 통과된 4fsc 속도의 샘플을 받는다. 감산기(18)는 지연단(14)에 의해 통과된 합성 신호 샘플로부터 콤 여파된 색도 신호를 감산하여 콤 여파된 휘도신호 샘플을 공급한다. 콤 필터 휘도신호는 연속적으로 휘도 정보를 처리하도록 감산기(18)의 출력축에서 이용할 수 있다.

제1도의 장치는 콤 필터(20)가 A/D 변환기(10)에 의해 발생된 합성 신호의 샘플링 비보다 더 낮은 데이타 속도로 동작하는 장점이 있다. 이것은 지연 라인(22)의 1-H 지연이 4fsc 데이타 속도에 필요한 910단 지연 라인 대신에 NTSC 신호에 대한 455단 지연 라인에 의해 공급될 수 있다. 예를들면, 콤 필터가 8비트 여파된 샘플을 공급하는 경우, 4fsc 콤필터에 필요한 7280 위치 대신에 1-H 지연라인에서는 3640저장소만이 필요하다. 2fsc 속도 콤 여파된 색도 신호는 4fsc 합성 신호 비로 색도 샘플을 공급하도록 보간되고 콤 여파된 휘도신호를 공급하도록 합성 신호 샘플로부터 감산된다.

제1도의 실시예에서 대역 통과 필터(12)로 사용하기 적합한 디지탈 유한 임펄스 응답 대역 통과 필터는 제2도에 상세히 도시된다. 제2도, 제4도, 제5도, 제11도와 제20도에 있어서, 넓은 선은 다중 샘플을 하기 위한 데이타 경로를 표시하며 얇은 선은 클럭 신호 경로를 표시한다.

A/D 변환기에 의해 발생된 합성 비데오 신호는 8단 시프트 레지스터(30) 제2단의 입력에 인가되며 지연단(τ₄내지 τ₈)을 포함한다. 각 지연단은 4Fsc 클럭 신호의 한 사이클에 대한 다중 비트 샘플을 저장하기 위해 4Fsc 클럭 신호에 따라 클럭된다. 예를들면, 샘플이 8비트 길이인 경우, 각 지연단은 8개의 정보 비트를 포함한다. 비데오 신호 샘플은 레지스터(30)를 통해 제1도와 제5도의 지연단(14)에 있는 지연단(τ₉)으로 인가되는 최종단(τ₈)으로부터의 출력 신호로 클럭된다. 부가적으로, 제1단(τ₁)의 입력과 나머지 단의 출력은 래치 레지스터(40)의 데이타 래치 입력에 접속된다.

래치 레지스터(40)는 L_I1내지 L_I9로 표시되는 9개의 L_I래치와 L_Q1내지 L_Q9로 표시되는 L_Q래치를 포함한다. L_I와 L_Q래치는 시프트 레지스터 단의 출력에서 쌍으로 배치되며 래치 L_I1과 L_Q1은 시프트 레지스터단(τ₁)에 접속된 입력을 가지며, 래치 L_I2와 L_Q2는 시프트 레지스터 단 τ₂의 입력에 접속된 입력을 가진다. L_I래치는 클럭 신호(L_CL)에 의해 병렬로 부하되고, L_Q래치는 제2클럭 신호(Q_CL)에 의해 병렬로 부하된다. 실시예에서, I_CL과 Q_CL클럭 신호는 각각 동일 주파수(fsc)이지만 위상은 서로 다르다.

래치(40)에 인가된 비데오 신호 샘플은 멀티플렉서(50)에 의해 웨이트 함수 회로(6)의 입력측에 인가된다. 스위치의 배열로서 도시한 멀티플렉서(50)는 L_I와 L_Q래치의 출력을 웨이트 함수 회로(60)의 입력에 접속된다. 멀티플렉서(50)는 2fsc 속도로 I/Q 클럭 신호로 변환된다. 웨이트 함수 회로는 제2도에 도시한 바와같이 각각 1/8, -7/64, -15/64, 3/64와 4/16웨이트로 인가된 신호를 웨이트한다. 웨이트 함수 회로는 1982년 3월 31일 로렌 에이.크리스토퍼가 출원한 미합중국 출원 제363,827호 “디지탈 필터 회로”로 설명된 바와같이 시프트 매트릭스와 가산기를 사용하여 구성된다.

웨이트 함수 회로(60)에 발생된 웨이트 신호 샘플은 가산기(70)에 인가되며, 가산기 트리의 최종 가산기(78)의 출력에서 전체 웨이트 샘플을 합한다. 중심 회로(62)를 제외한 각 웨이트 함수 회로의 출력 신호는 트리에 있는 4개의 가산기를 통과하여 가산기(78) 출력에 도달한다. 중심 회로(62)의 출력은 한개의 가산기(78)를 통과한 다음 시간내에 대응하는 점의 다른 샘플 전의 가산기(78) 출력에 도달한다. 중심 회로 샘플을 다른 샘플과 동일한 시간 관계로 하기 위해, 3개의 가산기 트리 가산기의 지연과 동일한 지연(τ₃)은 중심 웨이트 함수 회로의 출력에서 신호 경로내에 주입된다. 웨이트 샘플은 최종 가산기(78)의 출력에서 적당한 시간 관계로 합해진다. 가산기(78)의 출력에서 합해진 신호 샘플은 I/Q CLOCK_F만큼 출력 대치 ∑M로 래치되며, 출력 래치는 2fsc 속도로 여파 신호 I_F, Q_F를 발생시킨다.

제2도의 대역 통과 필터의 동작은 제6도를 참고로 하여 설명되는, 필터의 동작 순서를 표시한다. 제6a도는 시프트 레지스터(30)의 내용을 도시한다. I₁, Q₁, -I₁, -Q₁등으로 표시된 합성 비데오 신호 샘플은 4fsc 속도로 레지스터(30)를 통해 시프트된다. 제6a도의 화살표는 레지스터가 데이타를 시프트하도록 클럭되는 시간을 표시한다. 4번 시프트한후, 제1샘플(I₁)은 τ₄단으로 클럭된다. 2시간(t₁)에, 연속샘플 Q₁, -I₁과 -Q₁은 각각 시프트 레지스터 단(τ₃)(τ₂)(τ₁)에 위치된다. 전술한 신호 샘플은 단(τ₅내지 τ₈)에 저장된다. 4Fsc의 1/2 사이클은 나중에 클럭하며 시간(t₁₅)에서 시프트 레지스터(30)의 내용은 I_CL(래치)로 부하된다. 제6도는 래치(L₁₅)의 내용을 도시하며 샘플(I_I)을 유지한다. 래치(L₁₄)는 샘플 Q₁을 유지하며 래치 L_I3는 샘플 -I₁을 유지한다.

시간(t₃)에 시프트 레지스터(30)는 샘플(Q₁)의 단(τ₄)에 위치되도록 클럭된다. 4Fsc의 1/2사이클은 나중에 클럭하며, 시간(t_3.5)에 시프트 레지스터에 적용된 샘플은 L_Q래치로 부하된다. 제6도는 시간(t_3.5)에 따른 샘플(Q₁)을 포함하는 래치(L_Q5)의 내용을 도시한다.

시프트 레지스터(30)와 래치(40)는 이러한 방법으로 계속 클럭된다. 3번의 4Fsc 클럭 사이클(t₅),(t₆),(t₇)후에, 샘플(I₂)은 단(τ₄)에 위치되며 L₁래치는 시간(t_7.5)에 재부하된다. 시프트 레지스터는 시간(t₉)에 다시 시프트되며 L_Q래치는 시간(t_9.5)에 부하된다.

멀티플렉서(50)는, 제6d도에 도시한 바와같이, 래치(40)로부터 2fsc 클럭 속도의 웨이트 함수 회로로 샘플을 저장한다. 시간(t₃) 내지 시간(t₆)에 L_Q래치는 웨이트 함수 회로에 접속된다. 멀티플렉서는 이 2fsc속도로 래치 사이에서 계속 교체한다.

샘플이 웨이트 함수 회로(60)와 가산기 트리(70)를 통해 가산기(78) 출력으로 전파한다. 가산기가 다른 회로 소자와 비교할때 약간의 전파 지연을 나타낼 수 있으므로, 그러한 지연은 대역 통과 필터의 동작으로 고려되어야 한다. 실시예의 목적에 관해, 웨이트 함수 회로가 66bsec의 전파 지연을 나타내며, 각 가산기가 40nsec의 전파 지연을 나타낸다고 가정한다. 따라서, 멀티플렉서(40)의 출력으로 웨이트 함수 회로와 4개의 가산기 지연을 통과할때 각 신호는 226nsec 지연된다. 예로, 래치(L₁)에 적용된 신호가 시간(t₃)에 멀티플렉서를 통해 접속되나 226nsec 동안 가산기(78)의 출력에 도달하지 않으며, 226nsec는 약 54nsec 만큼 앞선 시간(t₉)이다. 그러므로, 시간(t₉)에 가산기(78) 출력의 신호는 안정하는데 54nsec가 걸리며 시간(t₉)에 래치(L∑)로 클럭된다. 샘플(I₁)에 일치하는 여파 신호 샘플(I_1F)이 제6e도에 도시한 바와같이 대역 통과 필터의 출력에서 발생되기전에 4fsc 시프트 레지스터 클럭 제6도의 t₁-t₉의 5사이클이 경과한다. 이러한 지연 시간은 제1도와 제5도의 등화 지연(14)을 선택하므로써 고려된다.

교체 대역 통과 필터 설계(12′)는 제3도에 도시된다. 이 구성에 있어서, 계산 소자뿐만 아니라 필터 지연단을 감소된 속도로 동작된다. 구조적으로 상이한 FIR 필터는 동일 시간 순서로 동일 웨이트 샘플의 합을 공급하도록 동작하는 비슷한 FIR 필터 기능을 가진다. 이러한 결과를 만드는데 필요한 회로는 인가된 신호 샘플을 계속 저장하고 필요한 순서로 계수 멀티플렉서에 필요한 샘플의 순서를 정한다.

제3도의 필터 회로가 교체 모드의 입력 신호 샘플을 1/2 샘플 비로 동작시키는 두개의 분리 지연 레지스터(P와 M)에 적용하므로써 이러한 결과를 얻게 된다. 계수 멀티플렉서가 제2도 필터의 샘플을 처리하여 +I와 +Q 여파된 샘플을 발생시키는 것과 마찬가지로 계수 멀티플렉서는 동일 순서로 입력 신호 샘플을 처리하도록 각각 상호 연결된다. 출력은 제2도의 가산기 트리(70)와 유사한 합산 회로(200)에 인가된다. 제2도 회로가 4개 입력 샘플의 시간 주기에 걸쳐 두개의 여파된 출력 샘플(I_F)(Q_F)을 연장하는 것과 마찬가지로 제3도 필터는 출력 래치를 통해 여파된 신호를 처리할 필요가 없다.

제3a도에 있어서 FIR 필터는 5개의 종속 지연단(P1-P5)을 포함하며 이때 정 I와 Q 샘플이 계속 부하된다. 5개의 지연단(M1-M5)을 포함하는 “M”레지스터는 연속 “마이너스” I와 Q 입력 샘플로 부하된다. P와 M 레지스터의 각 지연단은 지연신호 샘플을 각 웨이트 회로(C1-C9)에 인가하기 위한 출력탭을 가진다. 어떠한 웨이트 회로가 레지스터 탭 포인트에 직접 접속될때 다른 웨이트 회로는 멀티플렉서 또는 스위치 회로(206)에 의해 1/2 입력 샘플비로 두개의 레지스터상의 탭 포인트 사이에 멀티플렉스된다.

제3b도는 시간(T₁)(T₂)동안 특수 레지스터 단(P1-P5)(M1-M5)의 상태를 도시하는 상태표이다. 이때 시간(T₂)는 레지스터에 의한 한개의 데이타 시프트는 더한 시간(T₁)과 일치한다. 값(C_j)의 두 행은 시간(T₁)(T₂)에 대한 특수한 열의 각 레지스터 단에 연결된 각각의 웨이트 회로와 일치한다. 제3b도, 제2도와 제6도에 관하여, P와 M 레지스터에 있어서 이러한 9개 샘플순서의 특수 샘플은 제2도 필터 회로의 9개 샘플의 제1순서(뿐만 아니라 9개 샘플의 모든 연속 세트)로 동일한 계수 멀티플렉서에 인가된다. 따라서, 샘플 기준에 따른 샘플에 있어서, 제2도와 제3a도 필터의 필터 기능은 동일하다.

P와 M 레지스터의 부하는 신호 샘플링 회로(201)(202)에 의해 각각 제어되며, 레지스터는 게이트(203)로 발생된 펄스를 클럭한다. 샘플링 회로는 모든 정의 I와 Q 신호 샘플을 P 레지스터에 인가하여 모든 부의 I와 Q 샘플을 M 레지스터에 인가한다. 두개의 레지스터는 병렬로 동작하므로, 1/2 입력 신호 비로 동작될 수 있다. 그러나 4fsc에서 두개의 연속 샘플은 각 레지스터 즉 레지스터(P)용인 +I와 +Q에 교체적으로 인가된 다음 레지스터(M)용인 -I와 -Q에 인가되며 각 제2샘플(IQ 샘플)은 데이타를 잃어버리지 않도록 각 레지스터에 인가하기 전에 일시적으로 래치(204)(205)된다.

샘플링 회로(201)(202)에 인가된 클럭 신호의 타이밍은 제8도에 도시된다. 제3a도의 필터 동작은 에치지 루이스 제이 알에 의해 1982년 8월 4일에 출원된 제목 “TV 색도 신호에 대한 추출과 복조 FIR 필터”인 미합중국 특허출원 제405,173에 기재되어 있다.

제4도에 있어서, 제1도의 콤 필터(20)가 상세히 도시된다. 대역 통과 필터(12)로부터 여파된 신호(I_F)(Q_F)는 454단 시프트 레지스터(22)의 제1단(τ_C1)에 접속되며 가산기(28)의 입력에 접속된다. 시프트 레지스터(22)는 2fsc 속도로 I/Q CLOCK_F신호로 클럭되어, 최종단(τ_C454)의 출력에서 한 수평 텔레비젼 라인의 주사 시간에 따라 샘플을 지연시킨다. 지연 샘플은 가산기에서 지연되지 않은 샘플과 감산 결합되도록 한다. 지연 샘플은 지연되지 않은 샘플에 산술적으로 더해지고 빼진다. 상술적으로 빼는 디지탈 샘플 처리는 그의 보수 동작이다. 이러한 동작을 완성하기 위해, 지연 샘플의 비트는 반전되거나, 반전 회로(20)에 의해 1의 보수가 된다. 1의 보수 지연 회로는 ‘1’과 같은 “캐리-인”과 함께, 가산기(28)의 제2입력에 인가된다. CI 비트의 첨가는 적당한 그의 보수 감산에 대해 지연 신호를 그의 보수로 한다. 가산기 출력에서 콤 여파된 신호는 I/Q CLOCK 신호에 의해 래치(L_CF)로 래치된다. 대역 통과 필터의 가산기와 같이, 가산기(28)가 40nsec 전파 지연을 나타낸다고 가정한다. 따라서, 콤 여파된 신호 샘플(I_1CF)은 제6f도에 도시한 바와같이 대응하는 신호 샘플(I_1F)에 I/Q CLOCK의 한 사이클만큼 지연된 래치(L_CF) 출력에서 발생된다. 여파된 샘플(I_1F)은 제6e도의 시간(t₉)에 발생되며, 여기서 대응하는 콤 여파된 신호 샘플(I_1CF)은 제6f도의 시간(t₁₀)에 발생된다.

제5도는 제1도 실시예의 보간기(16)로 사용하기에 적합한 보간기를 도시한다. 임의의 많은 보간 기술은 콤 필터(20)에 의해 발생된 2fsc 속도 색도 신호로부터 4fsc 속도 색도 신호를 공급하는데 사용된다. 도시한 보간기는 선형 보간기이다. 이 회로는 콤 휘도신호의 특수한 과도 응답에 의존하는 여러가지 다항식 보간기로 대체된다. 디지탈 보간기에 대해 Proc, of IEEE지, Vol. 69, No.3에서 알.이.크로쳐와 엘.알라비너에 의한 “디지탈 신호의 보간과 추출-개별 리뷰”로 설명된다. 제5도의 보간기는 다음 형태의 알고리즘을 증분한다.

여기서 I₁과 Q₁은 콤 여파된 색도 샘플(I_1CF)(Q_1CF)이다. I₀과 Q₀는 샘플(I_1CF)(Q_1CF)전의 콤 여파된 색도 샘플이다. 멀티플렉서는 4fsc 속도로 형태 I₁, Q₁, -I₁, -Q₁의 콤색도 데이타 스트립을 발생한다.

제5도에 있어서, 콤 필터 래치(L_CF)(제4도의) 출력(I_CF)(Q_CF)은 I/Q CLOCK 신호로 클럭되는 두개의 지연단(80)(81)에 접속되며 가산기(82)의 입력에 접속된다. 제2지연단(81)의 출력은 가산기(82)의 제2입력에 접속된다. 가산기(82)의 출력은 반전 회로(83)의 입력에 접속되며, 반전 회로의 출력은 가산기(84)의 한 입력에 접속되고 가산기(84)의 다른 입력은 값(‘1’)을 수신한다. 단(86)은 또한 I/Q CLOCK 신호로 클럭된다. 지연단(86)의 출력은 AND 게이트(96)(98)의 입력에 접속되며, 콤 필터 래치(L_CF) 출력은 AND 게이트(92)(94)의 입력에 접속된다. 각 AND 게이트(92-96)의 제2입력은 각 위상 변이 클럭 신호(I₄)(Q₄)(-I₄)(-Q₄)를 수신하도록 접속된다. AND 게이트(92-96)의 출력은 OR 게이트의 입력에 접속되어 4fsc 속도로 콤 색도 신호를 발생하는 멀티플렉서를 형성한다. OR 게이트(90)의 출력은 4Fsc 클럭 신호를 수신하도록 접속된 클럭 입력을 갖춘 D형 플립플롭(100)의 데이타 입력에 접속된다.

보간기는 I_CF와 Q_CF샘플을 각각 가산기(82)의 상기 I_CF와 Q_CF샘플에 인가하므로써 보간된 값(-I)(-Q)을 형성하도록 동작한다. 예를들어, L_CF래치가 샘플(I_1CF)을 가산기(82)의 한 입력에 인가할때, 그전 샘플(Q_0CF)이 단(80)에 고정되고 그전의 샘플(I_0CF)이 단(81)에 고정되어 가산기(82)의 제2입력에 인가된다. 그 다음 I/Q CLOCK 사이클은 샘플(Q_1CF)(Q_0CF)를 가산기(82)에 인가한다. 가산기(82)는 형태(I_n+I_n-1)(Q_n+Q_n-1)인 연속 샘플을 발생한다. 이러한 샘플은 가산기에 대한 입력 신호로서 동일 비트 길이이다. 그러나 가장 중요하지 않는 가산기 출력 비트를 차단한다. 즉, 가산기에 대한 입력 신호가 8비트 길이인 경우, 가산기는 출력 샘플로 받아들여진 상부 8비트로 9개의 출력 비트를 만든다. 이것은 합을 2로 분할한다. 반전 회로(83)에 의해 가산기 샘플의 비트는 반전되거나 1의 보수가 된다. 값(‘1’)은 가산기(84)에 의해 반전 회로(83)로부터 반전된 합에 더해져서, 샘플을 2의 보수 또는 산술적 마이너스로 실시한다. 상기 알고리즘에 의해 보관된 샘플(-I)(-Q)은 가산기(84) 출력에서 발생된다. 이러한 샘플은 순차적으로 지연단(86)내에 클럭되며 제6g도에 도시한 바와같이, 보간된 샘플의 순서를 공급한다.

보간된 -I와 -Q 샘플과 콤 필터 출력 샘플은 AND 게이트(92-96)와 OR 게이트(90)에 의해 4fsc 속도로 멀티플렉서된다. 제6h도에 관하여, 시간(t₁₁)에 I₅클럭은 제6f도의 OR 게이트를 통해 샘플(I_1CF)을 AND 게이트(92)에 의해 D형 플립플롭(100)의 입력에 인가한다. 시간(t₁₂)에, 4Fsc 클럭 신호는 이러한 샘플을 D형 플립플롭(60)으로 부가하며, 제6i도에서 I₁간격으로 도시된다. 시간(t₁₃)에서, 제6f도의 샘플(Q_1CF)은 OR 게이트(90)를 통해 AND 게이트(94)에 인가된 Q₄클럭 신호에 따라 플립플롭(100)의 입력에 인가된다. 시간(t₁₄)에 이러한 샘플은 제6i도의 간격(Q₁)으로 도시한 바와같이 플립플롭(100)으로 부하된다. 시간(t₁₅)에, 단(86)에 적용된 -I₁샘플은 OR 게이트를 통하여 AND 게이트(96)와 클럭 신호(-I₄)에 의해 플립플롭(100)의 입력으로 인가된다. 시간(t₁₆)에, -I₁샘플은 플립플롭(100)으로 부하되며, 지연단(86)은 -Q₁보간 샘플을 적용하도록 클럭된다. 시간(t₁₇)에, -Q₁샘플은 -Q₄클럭 신호로 인에이블되는 바와같이 AND 게이트(98)에 의해 OR 게이트에 인가되며 시간(t₁₈)에 -Q 샘플은 플립플롭(100)으로 부하된다. 이러한 방법으로 동작이 계속되어 제6i도의 4fsc 속도 신호 순서는 플립플롭(100)의 출력에서 발생된다.

4fsc 색도 신호 순서는 감산기(18)에 의해 합성 비데오 신호로부터 감산되며, 제5도에 도시한 바와같이 반전 회로(102)와 가산기(104)를 내장한다. 플립플롭(100)에 의해 공급된 색도 샘플 비트는 반전 회로(102)에 인가되어, 가산기(104)의 ‘1’인 캐리-인 비트와 함께, 감산하도록 색도 신호를 그의 보수로 한다. 가산기(104)의 제2입력은 지연단(14)으로부터 합성 비데오 신호샘플을 수신하도록 접속되며, 실시예에서 지연단은 4F_SC클럭신호로 클럭된 5단 시프트 레지스터이다. 지연단(14)은 대응하는 색도 신호샘플을 가지고 시간내에 합성신호의 샘플을 배치한다. 제6a도에서, 합성신호의 샘플(I₁)은 시간(t₁)에 대역 통과 필터 시프트 레지스터(30)의 중심단(τ₄)에 위치된다. 대응하는 I₁색도 샘플은 제6i도에 도시한 바와 같이 시간(t₁₂)까지 플립플롭(100)에 의해 발생된다. 제6a도로부터, 4F_SC클럭의 9사이클 지연은 시간(t₁)과 시간(t₁₂)사이에서 생긴다. 따라서, 지연단(14)은 4F_SC클럭의 9사이클로 합성신호를 지연시켜 가산기(104)의 입력에서 샘플을 적당한 시간 순서로 한다. 이러한 지연의 사이클은 대역 통과 필터 시프트 레지스터 단(τ₅)(τ₆)(τ₇)(τ₈)에 의해 공급된다. 지연은 나머지 5사이클은 제5도에서 시프트 레지스터 단(τ₉-τ₁₃)에 의해 공급되며, 제2도의 시프트 레지스터 단(τ₈)로부터 합성 비데오 신호를 수신한다. 그러므로, 신호샘플은 가산기(104)의 입력에서 적당한 시간 순서에 있으므로 콤 색도 샘플은 합성 비데오 신호 샘플로부터 감산되어 가산기(104)의 출력에서 콤 여파된 휘도신호를 발생시킨다.

제1-5도는 실시예에 필요한 클럭신호는 제7도와 제9도의 클럭 발생 회로망에 의해 발생된다. 합성 아날로그 비데오 신호는 제7도의 분기 게이트에 인가된다. 분기 게이트는 칼라 분기신호를 위상제동루프(112)로 게이트한다. 위상제동루프(112)는 칼라 분기신호로 위상 배치하는데 있어서 칼라 부반송파 주파수신호(F_SC)를 발생시킨다. F_SC신호 파형은 제8a도와 제10a도에 도시한다. I, Q 샘플링에 대해 F_SC신호의 57°과 동일한 57°지연은 위상제동루프(112)의 출력에서 삽입된다.

반전기(114)는 F_sc신호를 수신하고 그 출력에서 보수신호

를 발생하도록 접속된다. F_SC신호는 또한 제2위상제동루프(120)의 위상검출기에 인가된다. 위상검출기(121)는 제어신호를 발생하여 발진기(122)의 위상과 주파수를 제어시키며 제8b도에 도시한 바와 같이 칼라 부반송파 주파수의 4배인 54F_SC신호를 발생시킨다. 4F_SC신호는 2분류회로(124)와 반전기(124)에 인가되며 반전기회로는 보수

신호를 발생시킨다. 2분류회로(124)는 제8c도에 도시한 바와 같이, 부반송파 주파수의 두배인 2F_SC신호를 발생한다. 2F_SC신호는 보수

신호를 발생하도록 반전기(126)에 의해 반전된다. 2F_SC신호는 또한 제2도의 2분류회로(125)입력에 인가되며 위상검출용 f_SC속도신호를 발생한다.

따라서, F_SC, 4F_SC와 2F_SC신호와 그 보수는 사실상 위상동기로 유지된다. F_SC, 2F_SC,

신호는 AND 게이트(130)의 입력에 인가되어, 제8d도와 제10c도에 도시한 바와 같이, 전체 입력신호가 높을때 I_C신호 펄스를 발생시킨다. 유사하게는, F_SC,

와

신호는 AND 게이트(132)의 입력에 인가되며 제8e도와 제10d도에 도시한 바와 같이 Q_C신호를 발생시킨다. 4F_SC와

신호는 AND 게이트(134)의 입력에 인가되어, 제8f도와 제10g도에 도시한 바와 같이, I/Q CLOCK 신호를 발생시킨다.

, 2F_SC,

신호는 AND 게이트(136)의 입력에 인가되어 제8g도와 제10e도에 도시한 바와 같이 클럭신호(-I_C)를 발생시킨다.

,

와

신호는 AND 게이트(138)의 입력에 인가되어 제8h도와 제10f도에 도시한 바와 같이 클럭신호(-Q_C)를 발생시킨다. 제8f도의 I/Q CLOCK 신호는 제2도, 제4도와 제5도의 대역 통과 필터, 콤 필터와 보간기를 동작시키기 위한 4F_SC신호를 적당히 위상 배치한다. I_C, Q_C, -I_C와 -Q_C클럭신호는 제5도 보간기의 멀티플렉서에 의해 필요한 위상 관계를 갖는다. 제8도의 클럭신호는 또한 제6도의 신호 파형의 동일 시간 관계를 갖는다.

라인 주사(수평동기) 주파수와 칼라 부반송파(f_SC) 주파수사이의 홀수 다중 주파수 관계로, 정보의 한 비데오라인의 샘플은 후속 라인과 앞의 라인상에 수직 배치된 샘플에 관해 대향 위상이다. 즉 한 라인의 제1샘플은 +I 샘플인 경우 그 다음 라인의 제1샘플은 -I 샘플이다. 콤 여파 원리를 기초로 하는 이러한 관계는 I_CL과 Q_CL클럭신호의 위상이 라인 대 라인으로 변화되는 것을 필요로 하므로 +I와 +Q 샘플은 한 라인에서 선택되어 그 다음 라인에 수직 배치된 -I와 -Q 샘플로 결합되도록 한다. 부가적으로, 보간기는 제1라인에서 -I와 -Q 샘플이 +I와 +Q 샘플사이에서 채워지도록 보간하며 +I와 +Q 샘플이 그 다음 라인에서 -I와 -Q 샘플사이에서 채워지도록 보간한다.

필요한 클럭신호 위상변이를 수행하는 클럭회로는 제9도에 도시된다. 제9도에 있어서 동기 신호원은 수평귀선 소거신호를 발생하며 D형 플립플롭(150)의 클럭입력에 인가된다. 플립플롭(150)의 데이타입력은 논리 1레벨 전압(t)원에 접속된다. 플립플롭(150)의 Q출력은 D형 플립플롭(152)의 데이타입력에 접속된다. 플립플롭(152)의 Q출력은 D형 플립플롭(154)의 클럭입력에 접속되고, SKIP으로 표시된 플립플롭(152)의

출력은 플립플롭(150)의 리세트입력(R)과 AND 게이트(180)의 입력은 접속되며 SKIP신호 지연라인(170)의 제1단(171)입력에 접속된다. 플립플롭(154)의 Q출력은 배타논리 -OR 게이트(160)의 입력과 D형 플립플롭(178)의 데이타입력에 접속된다. 플립플롭(154)의

출력은 플립플롭(154)의 데이타입력에 접속된다. 배타논리 -OR 게이트(160)의 제2입력은 F_SC클럭신호를 수신하도록 접속되며 그 출력에서 신호 LINE을 발생시킨다. LINE신호는 플립플롭(152)의 클럭입력에 인가된다.

SKIP신호 지연라인(170)은 5개의 직렬연결된 지연단(171-175)을 내장하며 이러한 지연단은 OR 게이트(177)에 의해 인가된 I_C와 -I_C클럭신호 펄스로 클럭된다. FSKIP라 표시된 제3지연단(173)의 출력은 AND 게이트(190)의 한 입력에 접속되며 다른 입력에서 I/Q CLOCK 신호를 수신한다. AND 게이트(190)는 I/Q CLOCK로 확인된 출력신호를 발생시킨다. 최종 지연단(175)의 출력은 반전기(176)에 의해 플립플롭(178)의 클럭입력에 접속된다. 플립플롭(178)의 Q출력은 배타논리 -OR 게이트(164)의 한 입력에 접속되며, F_SC클럭신호를 수신하도록 접속된다. 배타논리 게이트(164)는 신호(LINED)를 발생시키며, 신호는 반전기(166)에 의해 반전된 형태로 발생된다.

AND 게이트(180)는 제2입력에서 I/Q CLOCK 신호를 수신하도록 접속되며, I/Q CLOCK로 확인된 출력을 발생한다.

3개의 AND 게이트(182)(184)(186) 각각은 OR 게이트(177)의 출력에 대한 입력을 가진다. LINE 신호는 AND 게이트(182)의 제2입력에 인가되며 AND 게이트(182)의 출력에서 대역 통과 필터를 L₁래치하기 위한 L_CL클럭신호를 발생시킨다. LINED 신호는 AND 게이트(184)의 제2입력에 인가되며, 그 출력에서 보간기용인 I₄신호를 발생한다.

신호는 AND 게이트(186)의 제2입력에 인가되며, 그 출력에서 보간기에 대해 -I₄클럭신호를 발생한다.

3개의 AND 게이트(192)(194)(196) 각각은 OR 게이트(198)의 출력에 접속된 입력을 가진다. OR 게이트(198)는 한 입력에서 Q_C클럭신호를 수신하고 제2입력에서 -Q_C클럭신호를 수신하도록 접속된다. LINE 신호는 AND 게이트(192)의 제2입력에 인가되어 대역 통과 필터를 래치하기 위한 Q_CL클럭신호를 발생시킨다. LINED 신호는 AND 게이트(194)의 제2입력에 인가되며, 그 출력에서 보간기에 대해 Q₄신호를 발생시킨다.

신호는 AND 게이트(196)의 제2입력에 인가되어 보간기에 대해 -Q₄신호를 발생시킨다. OR 게이트(198)의 출력은 반전기(156)에 의해 플립플롭(152)의 리세트입력(R)으로 접속된다.

제9도의 클럭신호 회로동작은 플립플롭(150)(152)(154)가 모두 리세트 상태에 있다는 가정하에서 이해된다. 플립플롭(154)를 리세트함에 따라, 배타논리 -OR 게이트(166)의 출력에서 LINE 신호는, 제10b도의 펄스(200)를 제10k도의 펄스(202)와 비교하므로써 알 수 있듯이, F_SC신호와 같은 위상이다. 제10k도의 LINE 신호 펄스는 I_C와 Q_C신호의 펄스(204)(206)를 AND 게이트(182)(192)에 의해 대역 통과 필터의 L_I와 L_Q레지스터(40)로 게이트하여 이 시간에 래치 레지스터를 선택적으로 부하한다. 이러한 타이밍은 제10b도와 제10c도를 제10o도에 도시한 샘플 순서와 비교함으로써 알 수 있듯이, 인입하는 샘플 순서인 +I와 +Q 신호샘플 발생시간에 래치 레지스터(40)를 부하한다. 비데오 신호가 4f_SC속도로 A/D 변환기(10)에 의해 샘플될때, NTSC 신호의 각 수평라인은 910 샘플로 표시된다. 따라서, LINE 신호는 950번째와 906번째 샘플을 포함한 4개 샘플 각 그룹의 제1과 제2샘플 발생 시간동안에 래치 레지스터(40)에 부하한다.

NTSC 신호 한 라인이 910샘플은 제10a도의 F_SC신호의 227 1/2사이클인 시간내에 배치된다. 사실상 2f_SC속도로 콤필터(20)를 동작시키기 위해 라인에서 라인으로 콤으로 수직 배치된 샘플을 콤 여파하기 위해 제10a도의 909와 910으로 도시한 바와 같이, 샘플의 특수한 1/2라인의 콤 여파처리를 하므로써 삭제된다. 동시에, LINE 신호의 위상은 콤 필터하기 위한 다수의 새로운 라인의 대향 샘플을 선택하도록 역전된다. 이것은 제4도에 도시한 바와 같이 454단 콤 필터(22)에서 발생된다.

위상변화는 제10h도에 도시한 수평귀선 소거신호의 전연에 의해 개시되며 플립플롭(150)을 세트한다. 수평귀선 소거신호의 전연은 제10도에서 실시예로 도시되어 제10a도의 샘플(905)동안 일어난다. 여기서 제10a도는 대역 통과 필터 단(τ₄)(중심탭)에서 샘플 순서를 나타낸다. 플립플롭(150)은 높은 신호를 플립플롭(152)의 데이타입력에 인가한 다음 제10k도에 도시한 바와 같이, LINE 신호의 그 다음 전연(210)에 의해 세트된다. 플립플롭(152)의 Q출력은 제10i도에 도시한 SKIP 펄스를 발생하며, 플립플롭(154)을 세트상태로 클럭한다. CHANGE로 표시된, 플립플롭(154)의 Q출력은 제10j 도에 도시한 바와 같이, 상태를 바꾸며, 제10k 도에 도시한 바와 같이 LINE 신호의 위상을 바꾼다. LINE 신호는 I_C와 Q_C펄스(214)(216)의 발생동안에는 낮으므로, 제10a도의 샘플(909)와 (910)동안에 래치(40)의 부하를 방지한다. 부가적으로, 플립플롭(152)의

출력에서 SKIP 펄스는 AND 게이트(180)를 통해 제10g도의 I/Q CLOCK 펄스(212)의 통과를 차단시켜 제2도의 멀티플렉서(50)가 샘플(909)(910)동안에 상태를 변화시키지 않도록 한다. SKIP 펄스는 또한 플립플롭(150)을 리세트하고, I_C클럭펄스(214)에 의해 SKIP 신호 지연라인(170)의 제1단(171)으로 부하된다. 플립플롭(152)은 Q_C클럭펄스(216)에 의해 리세트된 다음 SKIP과

펄스를 종단한다.

새로운 라인신호 위상은 -I와 -Q 샘플이 발생하는 동안에는 래치 레지스터(40)를 부하한다. 예로, LINE 펄스(224)는 제9e도와 제9f도의 -I_C와 -I_Q펄스(202와 222)를 AND 게이트(182와 192)에 의해 래치 레지스터로 게이트한다. 펄스(202)(222)는 새로운 샘플 라인의 -I 샘플(1)과 -Q 샘플(2)과 일치한다. 이러한 샘플은 상기 수평라인의 +I 샘플(1)과 +Q 샘플(2)로 수직 배치된다.

I/Q CLOCK 신호의 두 사이클은 다중신호를 필요하므로 제2도의 대역 통과 필터를 통해 필터 출력 래치(L∑)로 전파한다. 샘플 시간(909)(910)동안에 어떠한 샘플도 필터의 래치(40)로 부하되지 않으므로, 시간(909)(910)으로부터 샘플이 래치(L∑)의 입력에서 나타나는 시간에 L∑ 래치의 동작을 차단하는 것이 필요하다. 이것은 SKIP 신호 지연라인에 의해 이루어지며 동시에 SKIP 신호를 단(173)의 출력으로 클럭한다. 제9도에서 FSKIP로 표시된 이 신호는 AND 게이트(190)를 통해 I/Q CLOCK 펄스의 통과를 차단하여 여파된 샘플(909)이 대역 통과 필터의 출력에서 나타낼때 신호 I/Q CLOCK_F에 의한 클럭되는 L∑ 래치가 대치되지 않도록 한다. I/Q CLOCK_F신호는 또한 제4도의 콤필터 지연라인(20)을 클럭하며 동시에 클럭 사이클을 빠뜨린다.

두개 이상의 I/Q CLOCK 사이클후에, 건너뛴 샘플 간격은 제5도 보간기(16)에 도달한다. 이것은 보간기의 (I₄)(Q₄)(-I₄)(-Q₄)클럭의 위상변화를 필요로 한다. 동시에 SKIP 펄스는 SKIP 신호 지연라인(170)의 최종단(175)출력에 클럭된다. SKIP 펄스는 반전되고 CHANGE 신호 레벨을 플립플롭(178)으로 부하하도록 플립플롭(178)을 클럭한다. 따라서 CHANGE 신호 레벨은 배타논리 -OR 게이트(164)의 출력과 반전기(166)에서 각각 LINED와

신호의 위상을 역전한다. LINED와 LINED 신호는 AND 게이트(184)(194)(186)(196)를 제어하며, (I₄)(Q₄)(-I₄)(-Q₄) 클럭신호를 발생한다. 상기 라인 동안에, I₄신호와 Q₄신호는 I_C와 Q_C클럭신호와 동위상이 되어 보간기 게이트(90)를 통해 콤 여파된 +I와 +Q 신호를 게이트시킨다. -I₄와 -Q₄신호는 -I_C와 -Q_C로 동위상이며 게이트(90)를 통해 보간된 -I와 -Q 신호를 게이트한다. LINED와

신호의 위상이 반전함에 따라, I₄와 Q₄클럭신호는 보간기를 통해 콤 여파된 -I와 -Q 샘플을 게이트하도록 -I_C와 -Q_C클럭신호와 동위상이 될 것이며, 게이트(90)를 통해 보간된 +I와 +Q 샘플을 게이트하도록 I_C와 Q_C클럭신호와 동위상이 된다. 그러므로 보간기는 적당한 위상인 샘플을 휘도신호 콤 여파용인 감산기(18)로 게이트한다.

제10도의 우측 파형은 새로운 수평라인의 단부에서 유사한 클럭신호가 반전되는 동안 제10j도의 CHANGE 신호가 리세트 상태로 변화된다는 것을 도시한다.

본 발명의 도시한 실시예 분석은 잘못 보간된 샘플이 한 라인에서 그 다음 라인으로 클럭위상변화 시간에 발생되는 것을 도시한다. 이것은 한 라인의 샘플이 보간기에 의해 인접라인의 부적당한 샘플과 결합되기 때문이다. 특히, 단부 라인의 두개의 최종 보간된 샘플과 새로운 라인의 두개의 먼저 보간된 샘플은 에러이며, 6개의 4F_SC클럭사이클의 시간 간격을 재어서 제10j도의 CHANGE 신호 변화를 시작한다. 제10h도는 제10j도와 제10a도와 비교하므로써 약 4개의 샘플 간격(즉, 4개의 4F_SC클럭사이클)의 CHANGE 신호 변화와 수평귀선 소거의 전연사이에서 생긴다는 것이 도시된다. 따라서, 4F_SC클럭의 전체 10개의 사이클은 수평귀선 소거펄스와 정확한 샘플의 느린 스트림이 다시 시작하는 시간사이를 통과한다. NTSC 시스템에 있어서, 이는 약 700nsec의 시간 간격이다. 수평 동기 펄스를 선행하는 수평귀선 소거 간격인 “프론트 포치(front porch)”가 최소 약 1.27nsec 주기이므로, 잘못된 샘플이 수평동기펄스 발생 시간전에 시스템을 통과하며, 수평 동기 펄스는 정확하게 재생되는 그 다음의 비데오 정보신호이다.

수평귀선 소거 간격 시작동안에 클럭위상 반전을 실시하므로써, 어떠한 색도정보도 전송되지 않는 시간동안에 전환이 발생한다. 따라서, 대역 통과 필터와 콤필터의 출력은 사실상 어떠한 색도 신호 정보도 포함하지 않으며 필수적으로 레벨신호는 콤필터에 의해 발생된다. 보간 처리는 전적으로 0레벨신호로 수행되고 0레벨신호가 휘도신호 결합용인 휘도채널로 삽입될때 어떠한 잘못된 결과도 발생하지 않는다.

본 발명의 중요한 관점은 A/D 변환기의 샘플링 주파수보다 더 낮은 샘플링 주파수로 색도 신호를 콤여파하는 기능이 있다. 제4도의 실시예에 있어서, 콤필터, 샘플링 주파수는 NTSC 시스템에서 2f_SC또는 약 7.16MHz이다. 색도 신호 대역폭이 약 2.12MHz 내지 4.2MHz로 연장하므로, 7.16MHz에서의 샘플링은 3.5MHz 칼라 부반송파 주파수에서 엘리어스(aliasing)한다. 그러나, 각각의 처리된 샘플은 나이퀴스트 기준을 만족하는 속도로 샘플되며 라인에서 라인으로 대응하는 샘플은 정확한 위상 관계를 가진다. 콤 기능이 시간 영역내에서 평가될 경우, 한 라인의 샘플이 각 라인의 정확한 동일 포인트에서 샘플된 인접 라인의 대응 샘플로부터 마이너스된다.

인접라인의 대역통과된 샘플에서 생기는 휘도신호의 성분은 감산처리로 제거된다. 더 나아가, 대역 통과된 샘플의 색도 성분에 관하여, 이단 샘플링 클럭이 색도 캐리어에 대해 제동되기 때문에, 엘리어스 개념이 일반적으로 적용되지 않는다. 변조된 캐리어를 샘플링함에 따라, 반송 주파수로, 동일 위상위치에 각 사이클은 색도 신호에 관해 나이퀴스트 기준을 만족하며 엘리어스 성분이 발생되지 않는다.

제11도에서 본 발명 원리에 따라 신호 분리 시스템의 다른 실시예가 도시된다. 제1도의 실시예와 함께 도시되고 논의된 소자는 제11도의 실시예에서 도시되며, 동일 기준번호로 표시하며 동일 기능을 수행한다.

A/D 변환기(10)에 의해 발생된 4f_SC속도 디지탈샘플은 지연단(317)과 디지탈 대역 통과 필터(312)의 입력에 인가된다. NTSC 비데오 신호에 대한 대역 통과 필터(312)의 통과대역은 3.58MHz 칼라 부반송파 주파수 부근에 분포되는 색도 주파수를 포함한다. 지연단(317)은 대역 통과 필터(312)의 입력과 대역 통과 필터(332)의 출력사이의 신호에 의해 조우된 지연과 정합하는 등화 지연을 공급한다.

4f_SC속도 순서로 대역 통과 여파된 신호는 대역 통과 필터(312)의 출력에서 발생한다. 이러한 순서는 f_SC속도 신호의 두 이상한 위상에서 샘플을 각각 통과시키는 CL 샘플기(314)와 샘플기(316)에 의해 이단 샘플된다. 따라서 샘플기는 상이하게 조정된 샘플링신호(ø₁F_SC와 ø₂F_SC)에 관해 칼라 부반송파(f_SC) 속도로 4f_SC속도순서를 이단 샘플한다.

샘플기(314)(316)으로부터의 출력신호는 C₁콤필터(320)와 C₂콤필터(332)에 각각 인가된다. 콤필터는 (320)(322)는 인가된 신호를 콤여파하여 f_SC속도로 콤여파된 샘플을 공급한다. 콤필터는 각각 샘플기와 같이 동일한 ø₁F_SC와 ø₂F_SC샘플링신호에 의해 각기 클럭된다. 콤필터의 출력샘플은 순서기(324)에 의해 2f_SC속도로 샘플의 삽입된 순서에 결합된다. 이 샘플 순서는 보간기(330)에 인가되어 원래의 4f_SC속도로 샘플의 순서를 정한다. 이 샘플 순서는 콤여파된 샘플의 주어진 통과대역의 샘플만 통과시키도록 대역통과필터(322)에 의해 여파된다. 대역 통과 여파된 샘플은 지연단 합성 비데오 신호 샘플로부터 감산되어 콤여파된 샘플의 제2순서를 정한다. 제11도의 실시예에 있어서, 색도 통과대역내의 콤여파된 색도 신호는 대역 통과 필터(322)의 출력에서 발생된다. 이러한 신호는 감산기(18)의 합성 비데오 신호로부터 감산되어 콤여파된 휘도신호를 발생시킨다.

제11도의 배열은 상이하게 조정된 콤필터(320)(322)가 부반송파 주파수로 동작될때 유리하다. NTSC 신호샘플에 대해, 각각의 콤필터는 약 3.58MHz의 부반송파 주파수로 클럭된 1-H 지연라인을 포함하여 필터당 227단의 1-H 지연라인이 생긴다. 예를들어, 콤필터에 인가된 샘플이 8비트 길이인 경우, 각각의 1-H 지연라인은 1816 저장소만을 필요로 하거나, 두 콤필터에 대해 전체 3632 저장소를 필요로 한다. 이 4f_SC속도로 8비트 샘플에 관해 동작하는 콤필터에 필요한 7280 저장소와 비교한다. 시스템 설계는 두개의 대역 통과 필터(312)(312)가 동일 웨이트 계수를 사용하는 동일 차수의 FIR 필터일때 간단히 된다. 부가적으로, 대역 통과 필터(332)는 보간 기능을 하도록 배치된다.

제11도의 실시예에서 대역 통과 필터로 사용하기 적합한 디지탈 대역 통과 필터는 제12a도와 제12b도에 상세히 도시되며 도면의 측면에서 파선으로 상호 연결된다. 제12a도, 제12b도와 제14도에 있어서, 가는 선은 다중샘플에 대한 데이타경로를 표시하며 넓은 선을 클럭신호경로를 표시한다.

제12a도와 제12b도의 대역 통과 필터는 31-단 출력 탭된 FIR 필터로 구성되며, 30개 지연 소자(τ₁-τ₃₀)의 시프트 레지스터(340), 31계수 웨이트회로(350)와 가산기 트리(360)를 포함한다. A/D 변환기에 의해 발생된 비데오 신호 샘플은 시프트 레지스터(340)의 제1단(τ₁)의 입력에 인가되고 레지스터를 통해 4F_SC클럭신호로 시프트된다. 샘플은 제1단의 입력과 시프트 레지스터 각 단의 출력으로부터 탭되고 계수 웨이트회로(350)에 인가된다. 정확한 계수값은 제12a도와 제12b도에 도시되며(-0.277, +0.485, +.0113등), 적당한 계수값으로 각 탭신호를 증배하는 계수 증배기 회로를 사용하여 증분된다. 바랄 경우, 계수 웨이트회로는 가장 가까운 역배수로 계수값을 반올림하므로써 시프트하고 더하여 증분될 수 있다. 단(τ₁)의 출력은 +.485값을 가진다. 2의 가장 가까운 역배수는 3/64이며, .046875와 같다. 이 값에 의한 웨이트는 탭신호를 6위치 옆 우측으로 시프트하므로써 이루어지며, 이때1/64로 탭신호를 웨이트하고, 탭신호를 5위치 옆의 오른쪽으로 시프트하므로써 이루어지고 이때 1/32로 신호를 웨이트한다. 두개의 시프트된 신호는 3/64배의 탭신호값을 발생시키도록 부가된다. 시프트하고 더하는 기능을 수행하는 회로는 로렌 에이.크리스토퍼에 의해 1982년 3월 31일에 출원된 미합중국 특허출원 제363,827호에 제목 “디지탈 필터회로”에서 도시된다.

탭되고 웨이트된 신호는 가산기트리(360)에 인가되고, 이때 신호는 가산기에 의해 결합되어 최종 가산기(361)의 출력에서 여파된 신호를 발생시킨다. 탭되고 웨이트된 신호 모두가 동시에 최종 가산기(361)의 출력에 도달하는 것은 필수적이다. 이것이 일어나는 것을 안전하게 하기 위해, 계수 웨이트회로로부터 각각의 신호는 6개 가산기의 출력 또는 6개 가산기와 동등한 지연으로 순환된다. 시프트 레지스터 단(τ₁₂′-τ₁₈′)으로부터 탭된 신호는 계수 웨이트회로부터 가산기(361)의 출력까지의 경로에 있는 6개 가산기보다 더 작게 조우한다. 잔여 신호경로에 관해 이러한 신호경로의 전파지연을 동일하게 하기 위해, 한 가신기 트리가 상기의 전파시간과 동일하게 지연(362-364)과 3개 가산기의 전파 시간과 동일한 지연(365)이 이러한 더 짧은 경로에 삽입된다. 따라서, 가산기 트리는 계수 웨이트회로와 가산기(361)출력사이에 있는 6개 가산기의 전파 시간에 따라 각각 탭되고 웨이트된 신호를 지연시킨다.

가산기(361)의 출력에서 여파된 신호는 클럭신호(I_FC와 Q_FC)에 응답하여 래치(L_I와 L_Q)에 의해 선택적으로 샘플된다. I_FC와 Q_FC클럭신호는 모든 4개의 여파된 신호샘플중 하나를 샘플하도록 f_SC주파수(NTSC 시스템에서 3.58MHz)를 가진다. I_FC와 Q_FC클럭신호는 또한 그의 파워를 샘플한다. 예를들어, 칼라 부반송파 신호를 각각 상이한 위상으로 여파된 신호의 웨이트 계수는 상호에 대해 90°위상관계를 나타낸다.

L_I와 L_Q래치에서의 신호샘플은 두개의 콤필터(320과 322)에 인가된다. 각각의 콤필터는 227단 지연라인(370)(380)을 포함하며, 한 수평라인 간격으로 인가된 신호를 지연한다. 지연라인(370)(380)은 L_I와 L_Q래치로 사용되는 동일한 I_FC와 Q_FC클럭신호에 의해 클럭된다. 지연된 샘플의 비트는 반전되거나 회로(372)(382)를 반점하므로써 1의 보수가 되며 각 가산기(374)(384)의 입력에 인가된다. ‘1’과 동일한 가장 중요하지 않은 “캐리-인” 비트(CI)는 또한 각각의 가산기에 인가되며, 지연된 샘플의 ‘1’의 보수와 함께, 감산하기 위해 지연된 신호를 그의 보수로 하거나 산술적으로 마이너스한다. 가산기(374)(384)는 지연되지 않은 샘플로부터 효과적으로 감산하므로써 출력에서 콤여파된 신호를 발생한다. 이러한 콤여파된 신호는 상이하게 여파된 f_SC속도 클럭신호(I_CFC)(Q_CFC)에 의해 각각의 래치(L_1CF)(L_QCF)로 래치된다. 따라서, 콤여파된 신호샘플의 순서(I_CF)(Q_CF)는 래치(L_ICF)(L_QCF)의 출력에서 발생된다. 이러한 신호샘플은 색도 신호 처리기로 연속처리하는데 사용하여 복조된 칼라 혼합신호를 발생시킨다.

제14도에 있어서, 콤여파된 색도 신호 순서(I_CF)(Q_CF)는 콤여파된 색도 신호를 발생시키는데 사용된다. L_ICF와 L_QCF래치의 출력은 각 AND 게이트(390)(392)의 입력에 접속된다. 각 AND 게이트(390)(392)는 또한 보수 클럭신호(2F_SCD)(2F_SCD)를 각각 받도록 접속된다. 제3클럭신호(LINE_INT)는 AND 게이트(390)(392)의 제3입력에 인가된다. AND 게이트(390)(392)의 출력은 OR 게이트의 입력에 접속되며, 게이트의 출력은 대역 통과 필터의 입력에 접속된다.

제14도의 대역 통과 필터는 4f_SC클럭속도로 색도 통과대역에서 콤여파된 색도 신호 순서를 만든다. 제14도의 대역 통과 필터는 제12도의 입력 대역 통과 필터와 동일한 방법으로 구성되며, 동일 웨이트 계수가 값을 갖는 동일 필터 차수이다. 제14도의 대역 통과 필터는 30단 시프트 레지스터(440), 31개의 계수 웨이트회로(460)를 내장한다. 도시하기 쉽도록, 이러한 회로 조자중 일부만 제14도에 도시한다.

대역 통과 필터의 시프트 레지스터(440)는 4f_SC속도로 4F_SC클럭신호로 클럭된다. 최종 가산기(461)로부터 대역 통과 여파된 출력신호는 4F_SC클럭신호로 래치(L_4×C)로 래치된다. 래치(L_4×C)에 의해 발생된 4f_SC속도 샘플순서는 색도 통과대역에서 콤여파된 색도정보를 구비하며, 후속으로 복조하고 처리하는데 유용하다. 4F_SC속도순서에 있어서 각 샘플의 비트는 반전회로(396)에 의해 1의 보수가 되거나 반전된다. 1의 보수 샘플은 ‘1’과 동일한 캐리-인 비트(CI)와 함께 가산기(400)에 인가되어 합성 비데오 신호로부터 감산하기 위해 2의 보수 또는 산술적으로 마이너스인 색도 신호를 형성시킨다. 합성 비데오 신호 샘플은 입력 대역 통과 필터의 시프트 레지스터(340)출력에 접속된 제1단(τ₃₁″)에 대한 입력을 갖는 제15단 시프트 레지스터 지연라인(398)에 의해 가산기(400)의 제2입력에 인가된다. 시프트 레지스터(398)는 4F_SC클럭신호에 의해 클럭되고 대응하는 콤여파된 색도 신호 샘플과 일치하는 시간내에 합성 비데오 신호 샘플을 가산기(400)로 작용시킨다. 그 다음에 가산기(400)는 색도 통과대역에 걸쳐 콤인 콤여파된 휘도신호를 발생시킨다. 콤여파된 휘도신호는 후속 휘도신호를 처리하기 위해 가산기(400)의 출력에서 이용할 수 있다.

제12도와 제14도의 실시예에 대한 클럭신호는 제7도와 제13도의 클럭발생회로에 의해 발생된다. 제7도(상술함)는 제13도의 발생회로에 신호를 공급한다. 제13도의 클럭발생기는 제9도의 클럭발생기와 비슷하다.

제7도와 제9도를 결합하여 설명할때, 여러가지 샘플링 클럭이 N.T.S.C. 시스템에서 적당한 동작을 하도록 조정되어야 한다. 한 라인에서 다른 라인으로 클럭신호를 필요로 위상변이시키는 클럭신호는 제13도에 도시된다. 제13도에 있어서 동기 신호원(140′)은 수평귀선 소거신호를 발생하며, D형 플립플롭(150′)의 클럭입력에 인가된다. 플립플롭(150′)의 데이타입력은 논리 1레벨 전압원(+)에 접속된다. 플립플롭(150′)의 Q 출력은 D형 플립플롭(152′)의 데이타입력에 접속된다. 플립플롭(152′)의 Q 출력은 D형 플립플롭(154′)의 클럭입력에 접속되며 플립플롭(152′)의 Q 출력은 플립플롭(150′)의 리세트입력(R)에 접속된다. 플립플롭(154′)의 Q 출력은 배타논리 OR 게이트(160′)의 입력에 접속된다. 플립플롭(154)의 Q 출력은 플립플롭(154′)의 데이타입력에 접속된다. 배타논리 -OR 게이트(160′)의 제2입력은 F_SC클럭신호를 수신하고, 그 출력에서 신호(LINE)를 발생하도록 접속된다. 배타논리 OR 게이트(160′)의 출력에서의 LINE 신호는 10단 시프트 레지스터(212)의 입력단에 인가된다. 시프트 레지스터(212)는 신호

에 의해 클럭되며, 이 신호는 제8c도의 2F_SC신호의 위상변이된 레플리카이다.

신호(LINE_F)는 시프트 레지스터(212)의 출력에서 발생되며 플립플롭(214)의 입력에 인가된다. 신호(LINE_CF)를 발생시키는 플립플롭(214)의 출력은 플립플롭(218)의 입력에 접속된다. 플립플롭(216)(218)은 D형 플립플롭(220)의

출력에서 발생된

클럭신호로 클럭된다. 플립플롭(220)은 데이타입력에서 2F_SC신호와 그 클럭입력에서

클럭신호를 수신한다.

I_C와 -I_C신호는 OR 게이트(177)의 입력에 인가된다. OR 게이트(177′)의 출력은 AND 게이트(232)(234)의 입력에 접속된다. LINE_F신호는 AND 게이트(232)의 제2입력에 인가되어 그 출력에서 신호 I_FC를 발생시킨다. LINE_CF신호는 AND 게이트(234)의 제2입력에 인가되어 그 게이트의 출력에서 신호(Q_CFC)를 발생시킨다.

Q_C와 -Q_C신호는 OR 게이트(198′)의 입력에 인가된다. OR 게이트(198′)의 출력은 AND 게이트(242)의 입력에 접속된다.

OR 게이트(240)의 출력에서 발생된 신호는 또한 플립플롭(214)을 클럭하는데 사용된다. LINE_F신호는 AND 게이트(242)의 제2입력에 인가되어 그 출력에서 Q_FC와 I_CFC로 표시된 신호를 발생시킨다.

제11도의 A/D 변환기가 4f_SC속도로 합성 비데오 신호를 샘플하고, NTSC 신호의 각 라인은 910샘플을 구비한다. 제15a도는 한 정보 라인의 최종 7개 샘플을 도시하며, 라인은 +I 샘플로 시작하며(도시 안됨) +Q 샘플(910)로 끝난다. 그 다음의 라인은 -I 샘플로(1)로 시작하여, -Q 샘플로 끝난다(도시되지 않음). 콤여파 하는데 적합한 클럭위상반전은 각 라인의 최종 두 샘플 동안에 행해지며, 제15g도에 도시한 수평귀선 소거 신호의 전연에 의해 개시된다. 제15a도의 샘플순서는 제12도의 대역 통과 필터 시프트 레지스터(40)에 대한 입력에서의 샘플을 의미한다.

초기에, 플립플롭(150′)(152′)(154′)이 모두 리세트된다. 이러한 조건하에, 배타논리 OR 게이트(160′)의 출력에서 LINE 신호는, 제15b도의 펄스(500)를 제15h도의 LINE 신호 펄스(502)와 비교하여 도시된 바와 같이, F_SC신호와 동위상이다. 라인의 코드워드(codeword)(905)동안 발생하도록 실시예로 도시된 제15g도의 수평귀선 소거신호의 전연이 끝나고, 제15g도의 시간(t₁)에 플립플롭(150′)을 세트한다. LINE 신호는 그 다음 연부는 제15h도의 시간(t₂)에 일어나며, 2시간에 플립플롭(152′)을 세트한다. 플립플롭(152′)의 Q 출력에서의 신호는 제15j도에 도시된다.

플립플롭(152′)의 세팅은 플립플롭(154′)을 세트하여 Q 출력에서 신호가 높은 레벨로 가도록 한다. 이는 제15h도에 도시한 바와 같이, 시간(t₁₂) 다음의 LINE 신호위상을 역전시킨다. LINE 신호의 펄스는 제15e도와 제15f도의 -I_C와 -Q_C클럭신호의 펄스와 일치하며, 그 전에는 제15c도와 제15d도의 I_C와 Q_C펄스와 일치한다. 플립플롭(150′)은 시간(t₂)에 플립플롭(152)의

출력에서 낮은 신호로 리세트되고, 플립플롭(152′)은 시간(t₃)에 NAND 게이트(244)에 의해 발생된 낮은 신호(제15i)도에 도시한)에 리세트되며 4F_SC와

클럭신호를 수신하도록 접속된다.

LINE 신호가 위상을 변화시키는 시간에, 시스템 동작에 있어서 어떠한 순간 변화도 일어나지 않는다. 왜냐하면 마지막 라인의 최종 샘플이 제12도의 입력 대역 통과 필터의 시프트 레지스터(340)로 들어가기 때문이다.

클럭의 제15사이클은 시프트 레지스터 단(τ15)의 출력에서 대역 통과 필터의 임펄스 응답 중심에 도달하는 샘플을 필요로 한다. 여파된 신호가 L_I와 L_Q래치로 래치되도록 허용할 수 있기 전에 탭신호는 계수 웨이트회로(350)와 가산기 트리(360)를 통해 전파해야 한다.

도시할 목적으로 계수 웨이트 회로(350)는 각각 66nsec 전파시간을 나타내며, 가산기 트리에 있는 각각의 가산기는 40nsec의 전파시간을 나타낸다. 대역 통과 필터에 있어서 각각의 탭신호가 한개의 계수 웨이트 회로와 6개의 가산기 지연을 통과하기 때문에, 탭신호는 시프트 레지스터 단(340)출력과 최종 가산기(361)출력 사이에서 약 306nsec 지연된다. 따라서, 여파된 신호는 제15a도에 도시한 대역 통과 필터 출력샘플 순서에 관해 제15k도에 도시된 순서로 가산기(361)의 출력에 나타난다. 제15도의 샘플순서는 제15a도의 샘플순서에 관해 4F_SC클럭의 19사이클 이상 지연된다.

동시에 라인 단부의 샘플이 대역 통과 필터를 통과할때, LINE 신호가 제13도의 10개 단 시프트 레지스터(212)를 통해

클럭신호에 의해 시프트된다. 지연된 LINE 신호(LINE_F)는 시프트 레지스터(212)의 출력에서 발생되며 제15m도와 제16c도에 도시된다. 제15a도의 입력샘플순서는 제16a도에 다시 도시되며 제15k도의 여파된 샘플순서는 제16d도에 다시 도시되고, 2F_SCD클럭신호는 제16b도에 도시된다.

제6도의 +I_F샘플(905)과 +Q_F샘플(906)과 같이, 단부 라인의 정의 여파된 I와 Q 샘플이 발생하는 동안, 제16c도의 높은 LINE_F신호는 제13도의 AND 게이트(232)(242)를 통해 샘플링 펄스를 게이트한다. 제16e도와 제16f도에서 I_FC와 Q_FC로 표시된 이러한 펄스는 1I_F와 +Q_F샘플을 래치(L_I)(L_Q)로 각각 부하된다. 제16d도의 -I_F샘플(1)과 -Q_F샘플(2)과 같이, 새로운 비데오 라인의 여파된 부의 I와 Q 샘플이 발생하는 동안, LINE 신호의 위상이 변화하여 LINE_F신호는 이러한 부의 신호샘플 동안에 높다.

새로운 라인 동안에 LINE 펄스(510)는 I_FC와 Q_FC클럭신호의 샘플 펄스(512)(514)를 래치(L_I)(L_Q)에 게이트하여 부의 샘플을 래치로 클럭한다. 래치된 샘플은 한 라인의 정의 샘플과 그 다음 라인의 부의 샘플 사이에서 교체한다.

I_FC와 Q_FC신호는 또한 제12b도의 콤 필터지연라인 레지스터(370)(380)를 클럭한다. 각 래치와 지연라인 레지스터의 출력에서의 샘플은 반대 극성이며, 가산기(374),(384)는 또한 40nsec 전파 지연을 나타낸다고 가정하고, 제16g도와 제16h도 각각에 도시한 콤 여파된 샘플의 순서를 발생하며, 40nsec 가산기 지연에 따라 클럭신호(I_FC)(Q_FC)에 대해 지연된다.

제16i도에 도시된 LINE_CF신호로 확인된 제13도의 플립플롭(244)에 의해 발생된 지연 LINE 신호는 AND 게이트(242)를 통해 제16k도의 펄스(Q_CFC)를 게이트한다. 제16j도와 제16k도의 I_CFC와 Q_CFC펄스는 제16g도와 제16h도의 콤 여파된 샘플을 제12b도의 래치(L_ICF)(L_QCF)로 부하시켜, 이러한 래치의 출력에서 제16m도와 제16n도의 콤 여파된 순서를 발생시킨다.

콤 여파된 샘플은 제14도의 배열에 따라 4fsc 속도 샘플순서로 보간된다. 제16i도의 LINE 신호는 제13도의 플립플롭(216)(218)에 의해 지연되어 제16p도의 신호(LINE_INT)를 발생시킨다. LINE_INT신호는 제6도의 AND 게이트(390)(392)에 인가되어 비데오 정보의 한 라인동안 게이트를 통해 정의 샘플을 통과시키며, 그 다음 라인동안 게이트를 통해 부의 샘플을 통과시킨다. 제16b도의 2F_SCD신호가 낮을때(와

신호가 높을 때), 콤 여파된 I_CF신호는 제16g도의 +I와 -I 샘플간격으로 도시된 바와 같이, AND 게이트(390)에 의해 통과되며, OR 게이트(394)의 출력에 나타난다. 2F_SCD신호가 높을때, 콤 여파된 Q_CF샘플은 제16g도의 +Q와 -Q 샘플간격으로 도시된 바와 같이, AND 게이트(392)에 의해 통과되어 OR 게이트의 출력에서 나타난다. LINE_INT신호가 낮을때 0값 신호 레벨은 제16q도의 0값 간격으로 표시된 바와 같이, OR 게이트(394)의 출력에서 발생된다.

OR 게이트(394)의 출력순서는 3F_SC클럭신호에 의해 제14도의 출력 대역 통과 필터의 시프트 레지스터(440)로 시프트된다. 레지스터(440)의 제1단(τ₁″)의 출력에 나타나는 순서는 제16r도에 도시된다. 출력 대역 필터는 샘플에 필요한 시간만큼 제12도의 입력 대역 통과 필터와 동일한 방법으로 인가된 신호를 지연시켜 필터의 임펄스 응답 중심(중심 탭)에 도달한 다음 계수 웨이트 회로(450)와 가산기 트리(460)를 통해 전파한다. 계수값의 극성과 크기로 인하여 출력 대역 통과 필터는 단부 라인의 0신호 간격에서 -I와 -Q 값을 보간하고 새로운 라인의 0신호 간격에서 +I와 +Q 값을 보강한다. 최종 가산기(461)의 출력에서의 순서는 4F_SC클럭신호에 의해 출력래치(L_B×C)로 래치되어 제16s도와 제17a 도에 도시된 샘플의 4fsc 속도 출력순서를 발생시킨다. 이 순서는 대역 통과 필터 응답에 의해 결정된 색도 통과대역에서 콤 여파된 색도 신호로 구성되어 있다.

콤 여파된 색도 신호는 색도 성분이 전혀없는 휘도신호를 발생하도록 합성 비데오 신호와 마이너스 결합된다.

시스템에 대한 입력에서 합성 비데오 신호 샘플순서는 제17b도에 다시 도시되며, 4F_SC클럭신호의 43사이클만큼 콤 여파된 색도 순서를 유도한다. 적당한 결합을 하기 위해, 합성 비데오 순서는 대응하는 색도순서 샘플과 동기인 시간으로 유도해야 한다. 이는 4F_SC클럭의 43사이클만큼 입력 합성 비데오 순서를 지연시키므로써 행해진다. 30클럭 사이클지연은 입력 대역 통과 필터의 시프트 레지스터(340)에 의해 공급되며 시프트 레지스터는 입력 순서에 관해 30클럭 사이클만큼 지연된 단(τ₃₀″)의 출력에서 합성 비데오 신호순서를 발생한다. 지연의 나머지 13사이클은 제14도의 시프트 레지스터 지연라인(317)만큼 공급되며, 시프트 레지스터 지연라인은 4F_SC클럭만큼 클럭된다. 따라서 가산기(400)의 입력에서 샘플순서는 콤 여파된 휘도신호를 공급하기 적합하게 시간으로 배치된다.

두 0값 샘플은 출력 대역 통과 필터에 인가되는 각쌍의 I와 Q 샘플 사이에 삽입되며 LINE 신호 위상이 변화될때 라인 단부에서는 제외된다는 것이 제16q도에 도시된다. 그점에서 4개의 연속 0값 샘플이 있다. 이러한 샘플순서번호는 재구성된 색도 신호에서 에러를 발생시킨다. 그러나, 위상변화가 수평귀선 소거신호에 의해 초기화되므로, 위상변화는 수평 귀선 간격의 “프론트 포치”동안에 일어난다. 비데오 신호의 이점에 어떠한 색도신호 내용도 없으며, 따라서 순수한 색도 신호값은 0이다. 이점에서 샘플내로 0값을 주입시키는 것은 결과적인 콤 여파된 신호에 어떠한 에러도 발생시키지 않는다.

본 발명의 제2실시예는 제18도에 도시된다. 제11도의 실시예와 함께 도시되고 논의된 소자는 제18도의 실시예에 도시되며 동일 기준번호로 표시된다. 콤 여파된수 휘도신호는 제11도에서, 색도신호를 먼저 콤 여파한 다음 합성신호로부터 콤 여파된 색도신호를 감산시키므로써 발생되는 반면, 제18도의 콤 여파된 휘도신호는 합성 비데오 신호의 고주파 부분을 콤 여파하므로써 발생되어 콤 여파된 고주파 휘도신호 부분을 발생시킨 다음, 이러한 신호 부분을 합성신호의 저역통과 여파된 부분에 가산시킨다.

제18도에 있어서, 합성 비데오 신호는 대역 통과 필터(312)에 의해 먼저 여파되고, 칼라 부반송파 주파수 부근의 통과대역 섬유 주파수를 제거시킨다. 대역 통과 여파된 신호는 제11도와 동일한 방법으로, C₁와 C₂샘플기(314)(316)에 의해 이단 샘플된다. C₁샘플기(314)에 의해 발생된 신호성분은 제1콤 필터(520)에 인가되며, C₂샘플기(316)에 의해 발생된 신호성분은 제2콤 필터(522)에 인가된다. 이단 샘플된 신호순서는 fsc 속도로 발생되나, 부반송파 신호의 위상에 대해 각각 상이한 위상 관계에 있다. 왜냐하면 이단샘플된 신호순서는 샘플링 신호(ø₁Fsc)(ø₂Fsc)에 의해 발생된다.

C₁샘플기(314)에 의해 발생된 신호 순서는 가산 결합회로(578)와 감산 결합회로(576)의 입력에 직접 인가되며, 1-H 지연라인(570)에 의해 가산결합회로와 감산결합회로의 제2입력에 인가된다. 1-H 지연라인(570)은 제12도의 시프트 레지스터 지연라인(370)과 동일한 방법으로 구성된다.

샘플기(162)에 의해 발생된 신호 순서는 1-H 지연라인(580), 가산결합회로(588)과 감산결합회로(586)의 입력에 인가된다. 1-H 지연라인(580)의 출력을 가산과 감산결합회로(588)(586)의 제2입력에 접속된다.

회로(576)(586)은 지연되지 않는 샘플을 감소결합하여 제12b도의 가산기(374)(384)와 동일방법으로 칼라 부반송파(Fsc)신호의 두 위상(ø₁)(ø₂)으로 콤 여파된 색도신호순서를 발생시킨다. 회로(578)(588)는, 지연되고 지연되지 않는 샘플순서를 가산 결합하므로써, 색도 성분이 취소된 샘플을 발생시켜, 4fsc A/D 변환기 클럭의 두 상이한 이단 샘플링 위상의 콤 여파된 휘도신호 성분을 제거시킨다. 이러한 콤 여파된 휘도신호 샘플은 대역 통과 필터(312)에 의해 설정된 통과대역을 점유하며 따라서 고주파 휘도신호 성분이 된다.

가산결합회로(378)(388)에 의해 발생된 상이한 위상인 휘도샘플은 순서기(324)에 의해 단일 샘플순서에 삽입되며 이때 샘플순서는 2fsc 속도이다. 2fsc 샘플순서는 보간기(300)에 의해 4fsc 속도로 보간되며, 대역 통과 필터(332)에 의해 여파되고, 대역 통과 필터(332)의 통과대역을 점유하는 샘플의 4fsc 속도 순서를 발생시킨다. 순서기(324), 보간기(330)과 대역 통과 필터(332)는 제11도의 소자와 동일한 방법으로 제14도의 도시한 구성을 사용하여 증분된다. 4fsc 속도 콤 여파된 휘도신호 순서는 가산기(518)의 한 입력에 인가된다.

대역 통과 필터(312)에 인가되는 원래 합성 비데오 신호샘플은 저역 통과 필터(513)에 인가되며, 4Fsc 클럭 신호로 클럭된다. 저역 통과 필터(513)는 대역 통과 필터(312)에 대해 보수 주파수 응답을 가진다. 즉, 두 필터의 전이 대역은 동일하나 반대극성이며, 약 6dB점에서 교차한다. 저역 통과 여파된 샘플은 지연라인(17)에 의해 지연되어 샘플을 대역 통과 필터(332)에 의해 발생된 대응샘플과 동기인 시간으로 유도한다. 스팩트럼의 저주파 부분을 점유하는 지연된 샘플은 고주파와 가산결합되며, 가산기(518)에 의해 대역 통과 필터(332)로부터 콤 여파된 휘도신호와 결합하므로써, 색도 정보에 의해 먼저 점유된 스팩트럼부에 걸쳐 콤 여파되는 휘도신호를 발생시킨다.

제18도의 저역 통과 필터(13)로 사용하기 적합한 디지탈 저역 통과 필터는 제19도에 상세히 도시된다. 합성 비데오 신호 샘플은 22단 시프트 레지스터(540)의 제1단(τ₁)에 인가된다. 제1단의 입력과 전체 단의 출력은 각 계수 웨이트 회로(550)에 접속된다. 시프트 레지스터(540)로부터 탭된 신호는 계수 웨이트 회로에 의해 웨이트되며 탭 웨이트 신호는 가산기 트리(560)에 의해 결합된다. 가산기 트리(560)는 트리에서 가산기에 의해 나타내어진 전파지연의 배수인 지연을 나타내는(τ″_2A)(τ″_3A)(τ″_A)에 도시된 지연을 포함한다. 이러한 지연은 계수 웨이트 회로(550)와 가산기 트리의 최종 가산기(560)출력 사이의 각 결로에서 신호지연을 등화한다. 가산기(561)의 출력에서 저역 통과 여파된 샘플은 4Fsc 클럭신호만큼 출력래치(Lp)로 래치된다.

제19도의 저역 통과 필터는 신호에 필요한 시간과 동일한 전체 전파지연을 나타내어 제1단(τ₁₁″)의 입력으로부터 중심단(τ₁₁″)의 출력까지 시프트시키며, 계수 웨이트 회로의 전파시간을 플러스하고, 6개 가산기의 전파 지연을 플러스한다. 계수 웨이트 회로가 66nsec 전파지연을 나타내고 가산기가 40nsec 전파지연을 공급한다고 가정할 경우, 가산기(561)의 출력에서 나타나는 신호에 필요한 시간간격은 4Fsc 클럭의 약 15.37사이클이다. 그러므로, 대응하는 샘플이 필터의 입력에 인가된 후, 여파된 샘플은 래치(Lp)( 16개 4Fsc 클럭 사이클의 출력에 나타난다. 이러한 저역 통과 필터 지연은 지연라인(317)에 필요한 지연을 감소시켜 여파된 신호를 대역 통과 필터(332)에 의해 발생된 샘플과 대응하는 시간내로 끌어들인다.

예를들면, 제12도와 제14도의 실시예의 경우와 같이, 콤 여파된 샘플이 대역 통과 필터(312)의 입력과 대역 통과 필터(332)의 출력 사이에서 43개의 4Fsc 클럭 사이클만큼 지연될 경우, 이러한 지연을 저역 통과 필터의 16사이클 지연에 따라 정합될 수 있으며 입력 대역 통과 필터(312)의 시프트 레지스터의 27단 지연을 플러스한다. 그러한 구성에 있어서, 제19도의 저역 통과 필터의 제1단(τ₁″′) 입력은 대역 통과 필터 시프트 레지스터의 27단의 출력에 접속되므로(제12도), 분리지연라인(317)이 필요없게 된다.

본 발명의 여러가지 개념은 제20도의 이상화 파형으로 도시된다. A/D 변환기는 NTSC 칼라신호에 대해 제20도에 도시한 바와 같이, 종래의 비데오 대역을 점유하는 비데오 신호 샘플을 발생시킨다. 비데오 신호는 0 내지 약 4.2MHz까지 연장하는 휘도(Y)정보를 포함한다. I칼라 혼합신호 정보 약 2.1 내지 4.2MHz인 휘도 정보에 삽입되며, Q칼라 혼합신호 정보를 약 3 내지 4.2MHz에 걸쳐 삽입된다. 3 내지 4.2MHz 범위에서, 칼라 혼합신호 정보는 칼라 부반송파(fsc)(3.58MHz)의 이중 측대신호로 변조된다. 합성 비데오 신호가 대역 통과 필터(312)에 의해 여파될때, 제26b도에 도시한 바와 같이 통과대역은 높고 낮은 컷 오프 주파수(f_H)(f_C) 사이에서 칼라 혼합신호 정보를 포함한다.

fsc 속도 이단 샘플링 신호의 위상(ø₁)(ø₂)에서 대역 통과 여파된 신호를 이단 샘플링하므로써, 제20b도의 통과대역 레플리카는 이단 샘플링 주파수 부근에서 재생되어 조화하며, 제12도에 도시된다. 가장 낮은 주파수 레플리카틴 대역(650)은 fsc 부반송파 이단 샘플링 주파수로 인하여 복조된 I와 Q칼라 혼합신호 정보를 포함한다. 그 다음의 통과대역(652)는 fsc 주파수 부근의 3과 4.2MHz 사이에서 중첩 또는 엘리어스하는 두 통과대역을 구비한다. 그러나, 중첩 영역의 신호성분의 위상과 주파수 관계로 인하여, 신호성분은 상호 보강한다. 칼라 정보신호를 파괴하는 어떠한 간섭 성분도 이러한 엘리어스에 의해 발생되지 않으며, 제3과 그 이상의 고주파수(654)의 일부가 또한 도시된다.

이단 샘플된 신호는 콤 여파된 다음 제29d도에 도시한 바와 같이 레플리카된 통과대역 전체를 콤 여파한다. 통과대역(650′)은 콤 여파되고 복조된 칼라 혼합신호 정보를 포함한다. 콤 필터 응답의 “티스(teeth)”는 NTSC 신호에 대해 15.734MHz 간격과 수평 라인 속도로 분리된다.

출력 통과대역 필터는 컷 오프 주파수(f_L)(f_H) 사이에 위치하는 제20도의 대역부분을 통과시킨다. 이 대역은 변조되고 콤 여파된 색도정보를 포함한다. 이 통과대역의 신호가 제20a도의 합성신호로부터 감산될때, 보수 콤 여파된 신호는 제20e도에 도시한 바와 같이 발생되며, f_L내지 f_H주파수 대역에 걸쳐 콤 여파된다. 출력 대역 통과 필터(332)는 합성 비데오 신호로부터 감산되는 색도 신호로부터 제20d도의 통과대역(650′) 의 신호는 제거시키는 것이 필요하다. 합성 비데오 신호를 갖는 통과대역(650′)의 신호 결합은 발생이 허용되는 경우, 휘도신호의 저주파 영역으로 원하지 않는 신호 정보를 바람직하지 않게 넣는다.

Claims (25)

1. 소정의 데이타 속도에서 제1삽입 신호성분과 제2삽입 신호성분으로 구성된 통과대역내의 샘플 데이타 비데오 신호의 신호원을 갖고, 상기 제1삽입 신호성분은 통과대역의 일부분만을 점하는 텔레비젼 신호처리 시스템에서의 신호 분리 시스템에 있어서, 상기 신호원에 접속된 입력측과, 상기 대역통과의 일부분상에서 상기 소정의 데이타 속도보다 느린 데이타 속도로 상기 샘플 데이타 비데오 신호를 통과시키는 출력측을 갖는 수단(12)과, 상기 수단(12)의 출력에 응답하여, 상기 제1삽입 신호성분에 대응하는 콤 여파 출력신호를 발생하기 위하여 상기 저속의 데이타 속도로 동작하는 콤 필터(20)를 구비한 것을 특징으로 하는 신호 분리 시스템.
2. 제1항에 있어서, 제1콤 여파된 신호를 수신하도록 접속된 입력과 제1콤 여파된 신호의 레플리카가 주어진 데이타 속도로 발생되는 출력을 가지는 보간기(160)와, 샘플된 데이타 비데오 신호를 수신하도록 신호원에 접속된 제1입력 제1콤 여파된 신호의 레플리카를 수신하도록 결합된 제2입력, 그리고 상기 제2삽입 신호성분에 대응하는 제2콤 여파신호를 발생하도록 수신신호를 결합하기 위한 출력을 가지는 수단(18)을 특징으로 하는 신호 분리 시스템.
3. 제1항 또는 2항에 있어서, 감소된 데이타 속도신호 통과수단(12)은; 주어진 데이타 속도보다 적은 감소된 속도로 신호를 이단 샘플링하기 위한 수단(30,40,50)과, 통과대역의 일부를 점유하는 감소된 속도로 여파된 신호샘플을 통과시키기 위해 상기 이단 샘플된 비데오 신호에 응답하여 대역 통과 필터(60,70)를 구비하는 것을 특징으로 하는 신호 분리 시스템.
4. 제2항에 있어서, 제1, 제2의 삽입된 신호성분이 색도 및 휘도정보 신호들을 구비하며, 상기 제1콤 여파된 출력신호는 콤 여파된 색도신호를 구비하며, 결합수단(18)은 샘플된 데이타 비데오 신호와 콤 여파된 색도 신호를 감산 결합하기 위한 수단을 구비하여 콤 여파된 휘도신호를 발생시키는 것을 특징으로 하는 신호 분리 시스템.
5. 제2항에 있어서, 감소된 데이타 속도 신호 통과수단은; 샘플된 속도보다 낮은 속도를 갖는 신호를 발생시키기 위한 수단(40)을 구비하며, 감소된 속도는 상기 제1삽입 신호성분에 대해 나이퀴스트 기준을 만족하는 것을 특징으로 하는 신호 분리 시스템.
6. 제1항에 있어서, 하나의 비데오 라인 간격은 소정의 신호샘플을 구비하며, 한개의 비데오 라인 간격에 샘플 데이타 비데오 신호를 발생시키며 이단 샘플링 신호에 응답하여 주어진 수의 정수 이단배수가 아닌 감소된 신호샘플번호를 구비하는 한개의 비데오 라인간격으로 주어진 데이타 속도보다 더 적은 감소된 속도로 제1과 제2의 삽입 신호성분을 포함하는 감소된 데이타 속도 신호통과수단(30,40,50), 지연라인(22)을 내장하는 콤 필터(20)와, 한 비데오 라인 간격으로부터 다른 간격으로 이단샘플링 신호 위상을 변화시키기 위한 수단(제9도)을 특징으로 하는 신호 분리 시스템.
7. 제2항에 있어서, 감소된 데이타 속도신호통과수단(30,40,50,60,70)은 대역 통과 필터를 구비하며, 상기 대역 통과 필터는 상기 일부분의 대역 통과부분을 점하는 입력 순차에 비례하여 감소된 속도로 여파된 신호샘플을 발생하고, 제1, 제2위상의 서브샘플링 클럭신호를 샘플링하기 위하여 샘플 데이타 비데오 신호에 응답하는 입력을 가지며, 콤 필터(20)는 시프트 레지스터(22)와 감소된 속도로 여파된 신호 샘플에 응답하는 제1신호 결합회로(28)를 구비하며, 제1신호 결합회로가 시프트 레지스터에 의해 공급된 지연된 여파 신호샘플에 응답하여 제1주파수 삽입된 신호 성분에 응답하는 출력에서 감소된 속도로 제1콤 여파된 신호순서를 발생시키는 것을 특징으로 하는 신호 분리 시스템.
8. 제7항에 있어서, 신호원 결합 수단의 제2입력 사이에 접속되어 아날로그 디지탈 변환기에 의해 발생된 디지탈 비데오 신호 샘플을 등화 지연시키기 위한 제2시프트 레지스터(14)를 특징으로 하는 신호 분리 시스템.
9. 제7항 또는 8항에 있어서, 신호원이 샘플링 클럭신호에 응답하여 샘플된 데이타 비데오 신호를 발생시키기 위한 샘플링 클럭신호와 이단 샘플링 클럭신호가 비데오 신호의 칼라 부반송파와 동위상으로 배치되며, 제1신호 결합회로(28)가 콤 여파된 색도신호 순서를 발생시키는 감산신호 결합회로이며, 제2신호 결합회로(18)가 콤 여파된 휘도신호 순서를 발생시키는 가산신호 결합회로인 것을 특징으로 하는 신호 분리 시스템.
10. 제7항 또는 8항에 있어서, 비데오 신호의 칼라 부반송파 신호성분에 제1(Ic), 제2(Qc), 제3(-Ic) 및 제4위상(-Qc)에서 발생된 샘플링 펄스를 포함하는 샘플링 클럭신호를 발생하기 위한 수단(제7도)과, 제1과 제2위상에 대응하는 이단 샘플링 펄스를 포함하는 제1(I_CL), 제2(Q_CL) 이단 샘플링 클럭신호를 발생시키기 위한 수단(177,182,192,198)을 구비하고, 상기 대역 통과 필터(12)가 이단 샘플링 클럭신호에 응답하는 것을 특징으로 하는 신호 분리 시스템.
11. 제10항에 있어서, 샘플링 클럭신호에 대해 감소된 속도로 그와 동위상인 제3이단 샘플링 클럭신호(I/Q CLOCK)를 발생시키기 위한 수단(180)과, 콤 필터가 제3이단 샘플링 클럭신호에 응답하는 것을 특징으로 하는 신호 분리 시스템.
12. 제10항에 있어서, 제1과 제2이단 샘플링 클럭신호를 발생시키기 위한 수단이 제3과 제4위상에 일치하는 이단 샘플링 펄스를 포함하는 제3(Ic), 제4(-Qc) 이단 샘플링 클럭신호를 발생시키기 위한 수단(140,150,152,154,160)을 내장하는 것을 특징으로 하는 신호 분리 시스템.
13. 제1항에 있어서, 샘플된 데이타 비데오 신호에 응답하는 입력과 비데오 통과 대역의 일부를 점유하는 여파된 신호 샘플이 주어진 데이타 속도로 발생되는 출력을 가지는 제1대역 통과 필터(312)와, 여파된 신호 샘플에 응답하고, 주어진 데이타 속도보다 작은 감소된 데이타 속도로 동작시켜, 감소된 데이타 속도로 콤 여파된 신호를 발생시키기 위한 콤 필터(320)와, 콤 여파된 신호에 응답하여 일부 비데오 통과 대역을 점유하는 주어진 데이타 속도로 콤 여파된 신호를 발생시키기 위한 제2대역 통과 필터(332)를 특징으로 하는 신호 분리 시스템.
14. 제13항에 있어서, 콤 여파된 신호에 응답하는 입력과, 콤 여파된 신호의 레플리카가 주어진 데이타 속도로 발생되는 출력을 가지는 보간기(330)와, 보간기의 출력에 접속되는 제2대역 통과 필터(332)를 특징으로 하는 신호 분리 시스템.
15. 제13항 또는 14항에 있어서, 제2대역 통과 필터(332)에 의해 발생된 콤 여파된 신호에 응답하고 신호원에 의해 공급된 비데오 신호원에 응답하여 신호를 결합시켜 제2콤 여파된 신호를 발생시키기 위한 수단(18)을 특징으로 하는 신호 분리 시스템.
16. 제13항에 있어서, 여파된 신호 샘플중 선택된 것에 응답하며, 제1콤 여파된 신호가 여파된 신호샘플과 제1위상 관계에서 발생되는 콤 필터(320)와, 여파된 신호샘플중 선택된 것에 응답하는 입력과 제2콤 여파된 신호가 여파된 신호샘플과 제2위상 관계에서 발생되는 출력을 가지는 제2콤 필터(322)와, 콤 여파된 신호 샘플의 제1과 제2순서를 결합시켜 제1삽입 신호성분에 일치하는 결합된 콤 여파된 신호를 발생시키기 위한 수단(324)과, 결합된 콤 여파된 신호에 응답하는 입력을 가지고 일부 통과대역을 점유하는 주어진 주파수로 신호샘플 순서기에 결합된 콤 여파된 신호의 레플리카를 발생시키기 위한 제3대역 통과 필터(332)와, 결합한 콤 여파된 신호의 레플리카에 응답하는 제1입력과 샘플된 비데오 신호 순서에 응답하는 제2입력과 제2의 삽입된 신호에 설치되는 콤 여파된 신호가 발생되는 출력을 가지는 신호 결합회로(18)를 특징으로 하는 신호 분리 시스템.
17. 제16항에 있어서, 상기 신호원은 상기 소정의 속도에서 샘플링 신호에 응답하고, 제1(Ic), 제2(Qc), 제3(-Qc)과 제4(-Qc) 위상의 샘플링 펄스를 포함하는 샘플링 클럭신호를 발생시키고 신호원과 대역 통과 필터가 샘플링 클럭신호에 응답하는 수단(제7도)과, 샘플링 클럭신호의 제1위상에 일치하는 이단 샘플링을 포함하는 제1이단 샘플링 클럭신호(I_FC)를 발생시키고, 제1콤 필터(320)가 제1이단 샘플링 신호(I_FC)에 응답하여 여파된 비데오 신호샘플을 선택하는 수단(177′,232)과, 샘플링 클럭신호의 제2위상에 대응하는 이단 샘플링 펄스를 포함하는 제2이단 샘플링 클럭신호(Q_FC)를 발생시키고, 제2콤 필터(322)가 여파된 비데오 신호 샘플중 제2의 것을 선택하기 위해 제2이단 샘플링 클럭신호(Q_FC)에 응답하는 수단(198,242)을 특징으로 하는 신호 분리 시스템.
18. 제17항에 있어서, 샘플링 클럭신호의 제3위상과 일치하는 이단 샘플링 펄스를 포함하는 제3이단 샘플링 클럭신호를 발생시키기 위한 수단(140′,150′,152′,154′,160′,212′,177′,232)과, 샘플링 클럭신호의 제4위상에 일치하는 이단 샘플링 펄스를 포함하는 제4이단 샘플링 클럭신호를 발생시키기 위한 수단(140′,150′,152′,154′,160′,212′,198′,242)과, 콤 필터(320,322)가 제1비데오 라인 동안에 제1, 제2이단 샘플링 클럭신호에 응답하며, 제2와 연속 비데오 라인동안 제3과 제4이단 샘플링 클럭신호에 응답하는 것을 특징으로 하는 신호 분리 시스템.
19. 제16항 또는 18항에 있어서, 결합한 콤 여파된 신호가 콤 여파된 색도신호로 구성되어 있으며, 결합회로(18)가 콤 여파된 색도신호의 레플리카와 디지탈화된 비데오 신호샘플의 순서에 응답하는 감산신호 결합회로를 구비하여 콤 여파된 휘도신호를 발생시키는 것을 특징으로 하는 신호 분리 시스템.
20. 제16항에 있어서, 결합한 콤 여파된 신호가 주어진 주파수보다 더 작은 샘플 비를 나타내며, 제2대역 통과 필터(332)가 샘플값을 보간하기 위해 결합한 콤 여파된 신호에 응답하여 주어진 주파수와 동일한 샘플 비를 나타내는 제1콤 여파된 신호의 레플리카를 발생시키는 것을 특징으로 하는 신호 분리 시스템.
21. 제16항 또는 20항에 있어서, 제1대역 통과 필터(312)와 제2대역 통과 필터(332)가 거의 동일한 통과대역 응답 특성을 나타내며, 신호원과 신호결합회로의 제2입력 사이에 결합된 등화 지연기(317)을 구비하는 것을 특징으로 하는 신호 분리 시스템.
22. 제1항에 있어서, 제1콤 여파된 신호를 발생시키기 위한 모든 N번째 신호 샘플(N은 정수)에 응답하는 제1콤 필터(520)와, 제2콤 여파된 신호를 발생시키기 위해 제1콤 필터내의 샘플과 상이한 N번째 신호 샘플에 응답하는 제2콤 필터(522)와, 샘플된 데이타 합성신호의 속도보다 더 적은 속도로 동작하는 제1과 제2콤 필터와, 샘플된 데이타 합성신호속도로 제2콤 여파된 신호를 발생시키기 위해 제1과 제2콤 여파된 신호에 응답하는 수단(324)과, 상기 제3콤 여파된 신호는 상기 제1, 제2삽입 성분중의 하나와 대응하고, 스팩트럼을 통과시키기 위해 제3콤 여파된 신호에 응답하는 대역 통과 필터(332)와, 제3콤 여파된 신호를 발생시키기 위해 대역 통과 필터에 의해 발생된 신호와 샘플된 데이타 합성신호에 응답하는 수단(518)과, 여기서 제4콤 여파된 신호와 제3신호는 제1과 제2주파수 간섭신호성분 각각에 대한 배타 논리에 일치하는 것을 특징으로 하는 신호 분리 시스템.
23. 제13항에 있어서, 제1과 제2의 간섭된 성분이 주파수 간섭된 휘도와 색도신호성분이고, 여파된 신호 샘플중 선택된 것에 응답하여 주어진 데이타 속도보다 더 적은 감소된 속도로 콤 여파된 휘도신호를 발생시키기 위한 콤 필터(520)와, 콤 여파된 휘도신호에 응답하는 입력과 콤 여파된 휘도신호가 일부 통과대역을 점유하는 주어진 데이타 속도로 발생되는 출력을 가지는 제2대역 통과 필터(322)와, 제2대역 통과 필터에 의해 발생된 콤 여파된 휘도신호에 응답하는 제1입력과 일부 비데오 통과대역을 점유하는 샘플된 데이타 비데오 신호에 등압하는 제2입력과 비데오 통과대역을 점유하는 콤 여파된 휘도신호를 발생시키기 위한 출력을 가지는 수단(518)을 구비하는 것을 특징으로 하는 신호 분리 시스템.
24. 제23항에 있어서, 샘플된 데이타 신호원과 수단(518)을 발생시키는 콤 여파된 휘도신호의 제2입력 사이에 접속되어 제2대역 통과 필터에 대해 보수 통과대역 응답 특성을 나타내는 저역 통과 필터(513)을 특징으로 하는 신호 분리 시스템.
25. 제23항 또는 24항에 있어서, 콤 필터가 시프트 레지스터(570), 가산결합회로(578), 감산결합회로(576)를 구비하며, 각 회로가 여파된 신호샘플중 선택된 것에 응답하는 입력, 가산과 감산결합회로의 제2입력에 접속되는 시프트 레지스터의 출력, 감소된 데이타 콤 여파된 휘도신호를 발생시키는 가산결합회로와 감소된 속도로 콤 여파된 색도신호를 발생시키는 감산결합회로를 가지는 것을 특징으로 하는 신호 분리 시스템.

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