Claims (3)
복합 운용 방식 DM통신 시스템의 송신회로에 있어서, 반전 프레임 동기신호와 반전 제1클럭신호를 입력하여 상기 반전 제1클럭신호가 2분주된 반전 제2클럭신호를 출력하는 클럭 신호 분주부(10)와, 상기 반전 프레임 동기신호와 상기 반전 제1ㅡ제2 클럭신호를 입력하여 제1ㅡ제4인에이블신호를 출력하는 인에이블 신호 발생부(20)와, 상기 반전 프레임 동기 신호를 입력하여 제1프레임 배열 신호를 발생하는 프레임 배열 신호 발생부(30)와, 15채널 또는 30채널 모드를 선택하는 모드선택신호와 상기 제1ㅡ제2인에이블신호와 전원전압과 상기 제1프레임 배열 신호를 입력하여 상기 제1ㅡ제2인에이블 신호와 상기 모드 선택신호에 의해 제어되는 제1프레임 배열신호 또는 전원전압에 의한 제2프레임 배열신호를 출력하는 제1멀티플렉서(40)와, 15채널 또는 30채널의 다중화정보와 상기 제3ㅡ제4인에이블신호에 의해 상기 15채널 또는 30채널의 다중화 정보에 상기 제1 또는 제2프레임 배열 신호를 삽입하여 제1송신 데이타 또는 제2송신 데이타를 출력하는 제2멀티플렉서(50)와, 상기 제2멀티플렉서(50)로 부터 제1송신데이타가 출력될때 상기 제1송신 데이타를 입력단으로 입력하여 클럭단으로 입력되는 제1클럭신호에 의해 타이밍을 조정하여출력단으로 출력하는 D플립플롭(DF4)과, 상기 반전 제2클럭신호 입력단으로 입력하여 클럭단으로 입력되는 상기 제1클럭신호에 의해 반전 제2클럭신호를 소정 주기만큼 지연시켜 제3클럭신호를 출력단으로 출력하는 D플립플롭(DF5)과, 상기 제2멀티플렉서(50)로 부터 제2송신데이타가 출력될때 상기 제2송신 데이타를 입력단으로 입력하여 클럭단으로 입력되는 상기 제3클럭신호에 의해 타이밍을 조정하여 출력단으로 출력하는 D플립플롭(DF6)과, 상시 제1송신 데이타 또는 제2송신 데이타와 상기 제1클럭신호 또는 상기 제3클럭신호를 입력하여 상기 모드선택신호(S)에 따라 제1송신데이타와 제1클럭신호 또는 제2송신 데이타와 제3클럭신호를 출력하는 제3멀티플렉서(60)로 구성됨을 특징으로 하는 복합 운용 방식 DM통신 시스템의 송신회로.In the transmission circuit of the hybrid operation method DM communication system, a clock signal divider 10 for inputting an inverted frame synchronization signal and an inverted first clock signal to output an inverted second clock signal divided by two inverted first clock signals; An enable signal generator 20 for inputting the inverted frame synchronization signal and the inverted first to second clock signals to output a first to fourth enable signal, and a first frame for inputting the inverted frame sync signal A frame array signal generator 30 for generating an array signal, a mode selection signal for selecting a 15-channel or 30-channel mode, the first to second enable signals, a power supply voltage, and the first frame array signal; A first multiplexer 40 for outputting a first enable signal and a first frame array signal controlled by the mode selection signal or a second frame array signal by a power supply voltage, and 15 or 30 channels A second multiplexer for outputting first transmission data or second transmission data by inserting the first or second frame array signal into the 15 or 30 channel multiplexing information by the multiplexing information and the third to fourth enable signals; When the first transmission data is output from the second multiplexer 50, the first transmission data is input to the input terminal, and the timing is adjusted by the first clock signal input to the clock terminal. D flip-flop DF4 and the inverted second clock signal input terminal to delay the inverted second clock signal by a predetermined period by the first clock signal input to the clock terminal to output a third clock signal to the output terminal. When the second flip data is output from the D flip-flop DF5 and the second multiplexer 50, the second transmit data is inputted to an input terminal to the third clock signal input to the clock terminal. The D flip-flop DF6 that adjusts the timing of the solution and outputs the output signal to the output terminal, the first first transmission data or the second transmission data and the first clock signal or the third clock signal are inputted to the mode selection signal S. And a third multiplexer (60) for outputting a first transmission data and a first clock signal or a second transmission data and a third clock signal.
제1항에 있어서, 클럭 신호 분주부(10)가 상기 반전 제1클럭신호와 상기 반전 프레임 동기신호를 입력하여 부논리곱하여 세트신호를 출력하는 낸드게이트(G2)와, 출력단과 입력단이 서로 접속되어 상기 세트 신호에 의해 세트되며 클럭단으로 입력되는 반전 제1클럭신호를 2분주하여 반전 제2클럭신호를 반전 출력단으로 출력하는 D플립플롭(DF1)으로 구성됨을 특징으로 하는 복합운용 방식 DM통신 시스템의 송신회로.2. The NAND gate (G2) according to claim 1, wherein the clock signal divider (10) inputs the inverted first clock signal and the inverted frame synchronization signal to perform a negative logic to output a set signal, and an output terminal and an input terminal are connected to each other. And a D flip-flop (DF1) for dividing the inverted first clock signal into the inverted output stage by dividing the inverted first clock signal inputted to the clock stage and set by the set signal. Transmission circuit of the system.
제1항에 있어서, 인에이블 신호 발생부(20)가 상기 반전 프레임 동기 신호를 입력단으로 입력하여 클럭단으로 입력되는 반전 제1클럭신호에 의해 제1인에이블신호를 출력단으로 출력하고 반전 제1인에이블 신호를 반전 출력으로 출력하는 D플립플롭(DF2)과, 상기 반전 프레임 동기신호를 입력단으로 입력하여 클럭단으로 입력되는 반전 제2클럭신호에 의해 제3인에이블신호를 출력단으로 출력하며 제4인에이블신호를 반전 출력단으로 출력하는 D플립플롭(DF3)과, 상기 반전 제1인에이블신호와 상기 제3인에이블신호를 입력하여 논리곱하여 제2인에이블신호를 출력하는 앤드게이트(G3)로 구성됨을 특징으로 하는 복합 운용 방신 DM통신 시스템의 송신회로.The method of claim 1, wherein the enable signal generator 20 inputs the inverted frame synchronization signal to the input terminal and outputs a first enable signal to the output terminal by an inverted first clock signal inputted to a clock terminal. A third enable signal is output to the output terminal by a D flip-flop DF2 for outputting the enable signal to the inverted output, and an inverted second clock signal input to the clock terminal by inputting the inverted frame synchronization signal to the input terminal. D flip-flop DF3 for outputting the four enable signals to the inverted output terminal, and AND gate G3 for inputting the inverted first enable signal and the third enable signal to perform a logical multiplication to output a second enable signal. Transmitting circuit of the composite operational transmission DM communication system, characterized in that consisting of.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.