Claims (3)
시분할 다중 통신 시스템의 데이터 블럭 동기회로에 있어서, 데이터 전송속도와 같은 비트수를 갖는 자체클럭원을 분주하여 자체 데이터 구분클럭과 제어용클럭 및 자체어드레스를 발생하는 자체클럭 및 어드레스 발생회로(10)와, 수신클럭원을 입력하여 수신데이터 구분클럭과 프레임동기 신호를 발생하는 수신클럭 발생회로(12)와, 상기 자체 데이터 구분클럭과 수신데이터 구분클럭을 입력하여 자체데이터 블럭과 수신데이터 블럭이 동기 상태인가 비동기상태인가를 비교 판단하여 상반된 논리상태를 출력하는 비교회로(14)와, 상기 자체데이터 구분클럭과 상기 프레임 동기신호 및 비교회로(14)의 출력을 입력하여 자체 데이터 블럭과 동기된 수신 어드레스를 발생하는 수신 어드레스 발생회로(16)와, 상기 자체 데이터 구분클럭을 선택 제어신호로 하여 자체 어드레스 또는 수신 어드레스를 순차로 출력하는 멀티 플랙서(18)와, 상기 자체 데이터구분 클럭과 제어클럭 및 비교회로의 출력을 입력하여 수신데이터를 메모리로 출력하고 메모리에서 독출된 수신 데이터를 촐력 데이터 버스로 자체데이터 블럭과 동기 및 어드레스위치를 일치시켜 출력하는 입출력회로(22)와, 상기 수신데이터를 상기 멀티플렉서(18)에서 출력하는 어드레스에 따라 판독하고 독출하는 메모리(20)로 구성됨을 특징으로 하는 데이터 블럭 동기회로.In a data block synchronization circuit of a time division multiple communication system, a self clock and address generation circuit (10) which divides its own clock source having the same number of bits as the data transmission rate and generates its own data division clock, control clock and self address; A reception clock generation circuit 12 which inputs a reception clock source to generate a reception data division clock and a frame synchronization signal, and inputs its own data division clock and reception data division clock to synchronize its own data block and the reception data block; A comparison circuit 14 which compares and determines whether an asynchronous state is applied and outputs an opposite logic state, and a reception address synchronized with its own data block by inputting its own data division clock and the frame synchronization signal and the output of the comparison circuit 14; The reception address generator circuit 16 for generating? A multiplexer 18 which sequentially outputs its own address or reception address, and its own data division clock, control clock, and output of the comparison circuit, and outputs the received data to the memory and outputs the received data read from the memory. I / O circuit 22 for synchronizing the data block with its own data block and outputting the address, and memory 20 for reading and reading the received data according to the address output from the multiplexer 18. A data block synchronous circuit, characterized in that.
제1항에 있어서 입출력회로(22)가 수신데이터 블럭이 자체 데이터 블럭과 동기 또는 비동기 상태인가에 따라 수신데이터의 입력을 제어하는 게이트회로(70)(72)(74)와, 상기 동기 또는 비동기 상태에 따라 수신데이터를 입력 또는 래치하는 버퍼(76)와 제 1래치회로(78) 및 메모리(2)에서 독출된 데이터를 자체데이터 블럭과 어드레스 타이밍 및 동기를 시키는 제 2래치회로(80) 및 제 3래치회로(82)로 구성됨을 특징으로 하는 회로.The gate circuits (70) (72) (74) of the input / output circuit (22) for controlling the input of the received data according to whether the received data block is in synchronous or asynchronous state with its own data block. A second latch circuit 80 which inputs or latches the received data according to the state, the second latch circuit 80 which synchronizes the data read out from the first latch circuit 78 and the memory 2 with its own data block and address timing; And a third latch circuit (82).
제1항에 있어서 수신 어드레스 발생회로(16)가 자체 데이터 구분클럭 및 수신 프레임 동기신호를 입력하여 자체 데이터 구분클럭에 상기 수신프레임 동기신호를 동기시키는 플립플롭(58)과 비교회로(14)의 출력신호의 선택제어에 의해 상기 동기된 수신프레임 동기신호를 선택 출력하는 멀티플랙서(60)와 상기 동기된 수신프레임동기신호를 다시 자체데이터 구분클럭에 동기시키는 플립플롭(62)와, 상기 동기된 수신 프레임 동기신호를 로드신호로 입력하여 초기화된 수신 어드레스를 출력하는 카운터(64)로 구성됨을 특징으로 하는 회로.The flip flop 58 and the comparison circuit 14 according to claim 1, wherein the reception address generating circuit 16 inputs its own data division clock and a reception frame synchronization signal to synchronize the reception frame synchronization signal to its own data division clock. A multiplexer 60 for selectively outputting the synchronized reception frame synchronization signal and a flip-flop 62 for synchronizing the synchronized reception frame synchronization signal with its own data division clock again by an output signal selection control; And a counter (64) for inputting the received reception frame synchronization signal as a load signal and outputting the initialized reception address.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.