Claims (6)
고집적 반도체의 적층형 캐패시터에 있어서, 드레인에 접속되고 게이트 전극 및 게이트 전극선과는 절연된 전하보존전극이 상기 게이트 전극에서 게이트 전극선 일정상부까지 형성되되, 전하보전전극의 안쪽보다 가장자리는 더 높게 형성되고, 상기 전하보전전극 표면에는 캐패시터 유전체막 및 플레이트 전극이 형성되어, 그로 인하여 높게 형성된 전하보존전극의 내벽 및 외벽으로 부터 넓은 유효캐패시터 면적을 확보할 수 있도록 한것을 특징으로 하는 적층형 캐패서터.In the stacked capacitor of the highly integrated semiconductor, a charge storage electrode connected to the drain and insulated from the gate electrode and the gate electrode line is formed from the gate electrode to a predetermined upper portion of the gate electrode line, and the edge is formed higher than the inside of the charge storage electrode, A capacitor dielectric layer and a plate electrode are formed on the surface of the charge preserving electrode, thereby securing a large effective capacitor area from the inner and outer walls of the highly formed charge preserving electrode.
고집적 반도체 적층형 구조의 RAM 셀 제조방법에 있어서, 공지의 기술로 절연분리 산화막, 게이트산화막, 이동게이트의 소오스, 드레인 산화막이 형성된 게이트 전극 및 게이트 전극선을 형성한 다음 전체적으로 실리콘 질화막을 일정 두께로 형성한 후 드레인 상부의 실리콘 질화막 및 게이트 산화막을 순차적으로 식각하여 전화보존전극용 콘택홀을 형성하는 단계와 전 영역상에 폴리실리콘을 침착하여 드레인에 접속되게 하고 그 상부에 일정 두께의 LTO산화막을 침착한 다음, 그 상부에 감광물질을 형성하여 전하보존전극용 패턴을 형성하는 단계와 상기 공정 후 비등방성 식각으로 노출된 LTO산화막을 식각한 다음 상기 남아있는 감광물질을 제거하고, 다시 폴리실리콘을 형성한 후 비등방성 식각으로 상기 남아있은 LTO산화막 측면및 하부의 폴리실리콘에 폴리실리콘스페이서를 형성하는 단계와, 상기 폴리실리콘 상부에 남아있는 LTO산화막을 식각하여 폴리실리콘 및 폴리실리콘 스페이서 접속된 전하보존전극을 형성하는 단계와, 상기 전하보존전극 상부에 캐패시터 유전체막을 형성하고 그 상부에 플레이트 전극을 형성하는 단계로 이루어져 그로 인하여 전하보전전극용 폴리실리콘 스페이서 내벽 및 외벽으로 부터 유효 캐패서터 면적을 화보 할 수 있도록 하는 것을 특징으로 하는 적층형 캐패서터제조방법.In the method of manufacturing a RAM cell of a highly integrated semiconductor stacked structure, a gate electrode and a gate electrode line having an insulating isolation oxide film, a gate oxide film, a source of a moving gate, a drain oxide film, and a gate electrode line are formed by a known technique, and then a silicon nitride film is formed to a predetermined thickness as a whole. After etching the silicon nitride film and the gate oxide film of the upper part of the drain sequentially to form a contact hole for the preservation electrode and the polysilicon is deposited on the entire area to be connected to the drain and the LTO oxide film of a predetermined thickness is deposited thereon Next, a photosensitive material is formed on the upper portion to form a charge storage electrode pattern, and after the process, the LTO oxide film exposed by anisotropic etching is etched, the remaining photosensitive material is removed, and polysilicon is formed again. After anisotropic etching, the remaining polysilicon on the side and bottom of the remaining LTO oxide layer Forming a polysilicon spacer on the cone, etching the LTO oxide film remaining on the polysilicon to form a charge storage electrode connected to the polysilicon and polysilicon spacers, and forming a capacitor dielectric layer on the charge storage electrode And forming a plate electrode thereon, thereby making it possible to pictorialize an effective capacitor area from the inner and outer walls of the polysilicon spacer for the charge holding electrode.
제2항에 있어서, 전하보전전극 및 플레이트 전극용 폴리실리콘은 도프된 폴리실리콘을 각각가 침착하는 것을 특징으로 하는 적층형 캐패시터 제조방법.The method of claim 2, wherein the polysilicon for charge preserving electrodes and plate electrodes is deposited with doped polysilicon, respectively.
제3항에 있어서, 전하보존전극 플레이트 전극용 폴리실리콘은, 폴리실리콘을 각각 침착한 다음 도프시키는 것을 특징으로 하는 적층형 캐패시터 제조방법.4. The method of claim 3, wherein the polysilicon for charge preservation electrode plate electrodes is deposited and then doped with polysilicon, respectively.
제2항에 있어서, 폴리실리콘스페이서를 형성하는 방법 단계에서, 폴리실리콘 하부에 있는 실리콘 질화막을 식각정지점으로 하여 LTO산화막 상부의 폴리실리콘 및 LTO산화막 하부에 있는 폴리실리콘 측면의 폴리실리콘도 동시에 식각하여 폴리실리콘 스페이서를 형성하는 것을 특징으로 하는 적층형 캐패시터 제조방법.The method of claim 2, wherein in the method for forming a polysilicon spacer, the polysilicon on the LTO oxide layer and the polysilicon on the side of the polysilicon under the LTO oxide layer are simultaneously etched using the silicon nitride film under the polysilicon as an etch stop point. To form a polysilicon spacer.
제2항에 있어서, 플레이트 전극을 형성하는 단계는, 플레이트 전극 패턴용 감광물질을 플레이트 전극용 폴리실리콘 상에 도프한 후 측면 하부에 있는 실리콘 질화막을 식각정지점으로 한 상태에서 비등방성 식각으로 플레이트 전극을 형성하는 것을 특징으로 하는 적층형 캐패서터 제조방법.The method of claim 2, wherein the forming of the plate electrode comprises anisotropic etching of the plate electrode pattern photosensitive material on the plate electrode polysilicon and then using a silicon nitride film at the lower side of the plate as an etch stop point. Laminated capacitor manufacturing method characterized in that the electrode is formed.
※ 참고 사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.