KR910006749B1 - Semiconductor device source region forming method - Google Patents
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Abstract
Description
제1a도 내지 제2d도는 본 발명의 소스영역 형성방법을 설명하기 위한 도시도로서, 제1a도는 본 발명을 설명하기 위해 웨이퍼상에 마스크 층을 형성한후 포토레지스터를 코팅한 상태의 단면도.1A to 2D are views for explaining a method of forming a source region of the present invention, and FIG. 1A is a cross-sectional view of a state in which a photoresist is coated after a mask layer is formed on a wafer to illustrate the present invention.
제1b도는 제1a도에서 포토레지스터층의 일수분을 제거한 상태의 단면도.FIG. 1B is a cross-sectional view of a state in which one minute of the photoresist layer is removed from FIG. 1A.
제1c도는 제1b도에서 마스크 패턴을 형성하고 포토레지스터를 제거한 단면도.FIG. 1C is a cross-sectional view of FIG. 1B forming a mask pattern and removing a photoresist.
제2a도는 제1c도의 공정후에 트렌치 구조를 형성한 상태의 단면도.FIG. 2A is a cross-sectional view of a trench structure formed after the process of FIG. 1C. FIG.
제2b도는 제2a도의 트렌치 구조와 질화물층에 도프산화물을 침착한 상태의 단면도.FIG. 2B is a cross-sectional view of dope oxide deposited on the trench structure and nitride layer of FIG. 2A. FIG.
제2c도는 제2a도의 침착물을 일정부분만 남기고 제거하고 고열처리를 하는 공정을 도시한 단면도.FIG. 2C is a cross-sectional view illustrating a process of removing and depositing only a portion of the deposit of FIG.
제2d도는 제2c도의 열처리 공정후, 도프산화물을 제거한 다음 도핑된 소스영역이 형성된 상태의 단면도.FIG. 2D is a cross-sectional view of the doped source region formed after removing the dope oxide after the heat treatment process of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘 웨이퍼 2 : 산화물(OXIDE)1: Silicon Wafer 2: Oxide (OXIDE)
3 : 질화물(NITRIDE) 4 : 포토레지스터층(PHOTO-RESISTER LAYER)3: NITRIDE 4: Photo Register Layer (PHOTO-RESISTER LAYER)
5 : 도프산화물 6 : 도핑영역(소스영역)5: doped oxide 6: doped region (source region)
본 발명은 반도체 고집적소자의 소스영역 형성방법 및 그에 의해 제조되는 반도체 집적소자에 관한 것으로, 메가 D RAM 이상의 반도체 고집적소자에서 트렌치 캐패시터(TRENCH CAPACITOR)의 좌우 하부 도핑하는 반도체 고집적소자의 소스영역 형성기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a source region of a semiconductor highly integrated device and a semiconductor integrated device manufactured by the same. It is about.
종래의 트렌치 캐패시텨 측면벽을 도핑하기 위해서는 이온주입법을 이용하거나 P+또는 N+형 소스 웨이퍼(SOURCE WAFER)와 같은 솔리드 소스(SOLID SOURCE)를 이용하여 선택적으로 도핑을 진행하였으므로 재현성이 떨어지고 공정감시가 매우 까다로와 제조비용이 높고 다량생산이 곤란하였다.In order to dope the conventional trench capacitor sidewalls, the doping process is selectively performed using ion implantation or by using a solid source such as a P + or N + type source wafer (SOURCE WAFER). Surveillance was very difficult, high manufacturing costs, and difficult mass production.
따라서 본 발명은 상기한 단점을 해소하고 트렌치 에칭(TRENCH ETCHING)후에 하이 도핑(HIGH DOPING)된 소스영역을 선택적으로 형성할 수 있게 하여 재현성을 향상시키고 공정감시를 원활하게 할 뿐아니라, 트렌치 구조를 이용한 모든 메가 D RAM급 이상의 반도체 고집적소자에 용이하게 실시할 수 있는 도핑공정(SIDE WALL DOPING)을 제공하는데 그 목적이 있다.Therefore, the present invention eliminates the above-mentioned disadvantages and selectively forms a high-doped source region after trench etching, thereby improving reproducibility and smoothing process monitoring, as well as providing a trench structure. It is an object of the present invention to provide a doping process (SIDE WALL DOPING) that can be easily performed on all semiconductor DICs having higher than the Mega D RAM level.
본 발명에 의한 소스영역 형성방법에 의하면, 특히 실리콘 웨이퍼 위에 형성된 마스크층 상부에 포토레지스터층을 코팅하고 사진현상법에 의해 일정한 패턴(PATTERN)을 형성한 후, 상기 사진현상법에 의해 노출된 마스크층을 에칭기술로 제거하여 마스크패턴을 형성하고 마스크층 상부의 포토레지스터를 제거한다음, 마스크 패턴 공정에 의해 노출된 실리콘 웨이퍼 상에 트렌치 구조를 형성하고 이 트렌치와 질화물 층에 도프산화물을 침착한 다음, 이 침착물의 일정부분만 남기게 에칭하고 열처리하여, 트렌치 하부부분에 도핑영역을 형성시킨후 침착물을 제거하여 트렌치 캐패시터가 형성된다. 즉, 트렌치 캐패시터 하부부분에 존재하는 도핑영역이 트랜지스터의 소스역할을 하게 된다.According to the method for forming a source region according to the present invention, in particular, a photoresist layer is coated on a mask layer formed on a silicon wafer, and a pattern PATTERN is formed by a photo development method, and then a mask exposed by the photo development method. The layer is removed by etching to form a mask pattern, the photoresist on the mask layer is removed, a trench structure is formed on the silicon wafer exposed by the mask pattern process, and dope oxide is deposited on the trench and nitride layer. The substrate is etched and heat-treated to leave only a portion of the deposit, to form a doped region in the lower portion of the trench, and then to remove the deposit to form a trench capacitor. That is, the doped region in the lower portion of the trench capacitor serves as the source of the transistor.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 하다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제1a 내지 1c도 및 제2a 내지 2d도는 본 발명에 따라 D RAM 반도체 고집적소자에서, 트랜지스터의 소스(SOURCE) 역할을 하는 트렌치 캐패시터 하부 측면벽 부분을 도핑하는 공정을 설명하기 위한 단면도로서, 제1a도는 실리콘 웨이퍼(1)위에 마스크용으로 산화물층(2)을 침착하고, 또한 트렌치 형성시 RIE 충격에 의한 실리콘 웨이퍼 표면의 손상을 방지하고 에칭 정지면의 감지를 위한 스토핑층(Stopping Layer)으로서 질화물층(3)을 상기 산화물층(2)위에 침착하고, 일정한 마스크 패턴을 형성하기 위해 상기 질화물층(3)위에 포토레지스터층(4)을 코팅한 상태의 단면도이다.1A to 1C and 2A to 2D are cross-sectional views for explaining a process of doping a trench capacitor lower sidewall portion serving as a source of a transistor in a D RAM semiconductor highly integrated device according to the present invention. Or depositing an
제1b도는 상기 공정후에 포토레지스터(4)의 "A"부분에만 사진현상법에 의해 현상(DEVELOPING)처리하여 광이 도달하는 부분만을 제거한 공정후의 단면도.FIG. 1B is a cross-sectional view after the step of removing only the portion where the light reaches by developing the photodevelopment method to the " A "
제1c도는 상기와 같이 사진현상법에 의해 광에 노출된 마스크층을 에칭기술을 이용하여 실리콘 웨이퍼(1)표면까지 제거하여 마스크 패턴을 형성하고 포토레지스터(4)를 제거하는 공정단계이다.FIG. 1C is a process step of forming a mask pattern by removing the mask layer exposed to light by the photo-development method to the surface of the silicon wafer 1 using an etching technique as described above, and removing the photoresist 4.
제2a도는 제1c도의 공정에 의해 노출된 실리콘 웨이퍼(1)상에 폭이 "A" 깊이 "B"의 트렌치를 에칭기술에 의해 형성시킨 상태의 단면도이다.FIG. 2A is a cross-sectional view of a trench having a width of "A" depth "B" formed by etching technique on the silicon wafer 1 exposed by the process of FIG. 1C.
제2b도는 제2a도의 상태에서 트렌치 구조와 마스크층 상부의 질화물층(3)위에 도프산화물인 BSG, PSG 또는 AsSG 등(5)을 침착한 상태의 공정을 나타낸 단면도이다.FIG. 2B is a cross-sectional view showing the process of depositing a dope oxide BSG, PSG, AsSG or the like 5 on the trench structure and the
제2c도는 상기 침착물(5)을 트렌치 내부에서 "D"부분만 남기고 공지의 RIE 에칭기술에 의해 제거하고 고열처리하는 상태의 단면도이다.FIG. 2C is a cross-sectional view of the
제2d도는 상기 공정에 의해 트렌치의 하부에 도핑영역(6)이 형성된 상태에서 상기 침착물(5)을 제거한 상태의 단면도이다.FIG. 2D is a cross-sectional view of the state in which the
따라서, 상기와 같은 공정에 의하면, 도핑영역(6)이 트랜지스터와 캐패시터를 접속하여 주는 P+(혹은 N+)역할, 즉 소스역할을 하게 한다.Therefore, according to the above process, the doped region 6 serves as a P + (or N + ) role, that is, a source role, for connecting the transistor and the capacitor.
상기와 같은 공정법을 택하므로써 트렌치 하부에 도핑영역(6)을 트렌치 에칭한후에 선택적으로 형성시킬 수 있고, 도핑농도와 재현성을 높일 수 있으며 공정감시를 용이하게 할 수 있다.By adopting the above process method, the doped region 6 may be selectively formed after the trench etching in the lower portion of the trench, the doping concentration and reproducibility may be increased, and the process monitoring may be easily performed.
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