KR910005387A - 바이폴라 cmos(bicmos) 트랜지스터의 제조방법 - Google Patents

Abstract

내용 없음

Description

바이폴라 CMOS (BICMOS) 트랜지스터의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제조공정을 설명하기 위한 수직 단면도,

제2도는 (가)는 제1도중 멀티 3에미터 쇼트기 트랜지스터의 심벌도, (나)는제1도중 멀티 NMOS트랜지스터의 연결 상태도, (다)는 제1도중 PMOS트랜지스터의 연결상태도, (라)는 제1도중 멀티 3에미터의 개략적인 단면도.

Claims (1)

1. P형기판(1)과 N형 에피텍셜층 (2,2′,2″)의 경계면에 다수개의 P⁺및 N⁺메몰층(3,4)을 형성하고, N형 에피텍셜층 (2및 2′,2′및 2″)사이에는 P⁺절연층(5,5′)을 각각 형성하되 N형 에피텍셜층(2,2″)에는 P-웰층(6)과 P⁺베이스층(7)을 각각 형성시킨 다음 P-웰층(6)에는 P⁺및 N⁺층 (8,8′,8″)을 형성시키고 N형 에피텍셜층(2′)에는 P⁺층(9,9′)을 형성시키되 N형 에피텍셜층(2″)에는 N⁺층(10)을 형성시키고, P⁺베이스층(7)에는 에미터가될 N⁺층(10′,10″,10''')을 형성시키고 난후 윗면에 실리콘 산화막(11)을 성장시키되 P-웰층(6)의 P⁺층(8) 윗면에는 접촉부(12)를 형성하고, N⁺층(8′,8″)과 P⁺층(9,9′)윗면에 증착된 실리콘 산화막(11)위에는 접촉부(12)가 매몰된 NMOS폴리 게이트(13)와 PMOS폴리 게이트(4)를 각각 형성시키되 P⁺층(8)윗면의 접촉부(12)위에는 제1폴리층(15)을 형성하고 난후 그 윗면에 BPSG 공정을 이용한 BPSG층(16)을 형성하고 난다음 사진 식각 공정에 의해 접촉부(12)와 N⁺층(8′,8″,10,10′,10″,10''')및 P⁺층(9,9′,7)을 노출시켜 접촉부(12)와 N⁺층(8′)은 서로 관통되는 금속(17)을 증착하여 래치-업을 방지하고, N⁺층(8″)에는 비트라인용 금속(18)을 증착하며, P⁺층(9,9′)에는 전원 연결용 금속(19)과 비트라인용 금속(20)을 각각 증착시키고, N⁺층(10)에는 콜렉터용 금속(21)을 증착시키며, 이어서 N형 에피텍셜층(2″)과 P⁺베이스층(7)의 접합부에는 베이스용 금속(22)을 증착시켜 쇼트키 트랜지스터(26)를 형성시키고, N⁺층(10′,10″,10''')에는 제1내지 제3에미터용 금속(23-25)을 증착하는 공정으로 이루어진 바이폴라 CMOS(BICMOS) 트랜지스터의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.