Claims (1)
클럭(MCK)으로 클럭(C2M)(C256K), ST리드 및 라이트 신호(STRD)(STWR), IOM리드 및 라이트 신호(IOMRD)(IOMWR), 출력(QA)(QB)을 발생하는 카운터(4)와, 상기 카운터(4)의 출력(QA)으로 ST B, D.C 채널인에이블 신호(STBEN)(STDEN)(CEN)를 발생하는 디코더(6)와, 상기 카운터(4)의 출력(QB)으로 IOM B. C/I채널인에이블신호(IOMBE)(IOMDE)(C/IEN)를 발생하는 디코더(7)와, 멀티플랙서(MUX1)(MUX2)를 통해 리드, 라이트어드레스를 저장하여 메모리(5)에 전송하는 리드, 라이트어드레스회로(9)(8)와, 상기 클럭(C2M)으로 구동한 후 ST라이트 신호(STWR)를 통해 ST버스의 출력(STOUT)을 저장하여 상기 메모리(5)에 저장하고, 상기 C채널인에이블신호(CEN), C채널리드신호(CRD)에 의해 상기 ST버스의 출력(STOUT)을 CPU에 읽어들이는 직/병렬쉬프트레지스터((P/S1)(P/S2)와, 상기 클럭(C256K)으로 구동한 후 IOM 라이트신호(IOMWR)를 통해 IOM버스의 출력(IOMOUT)을 저장하여 상기 메모리(5)에 저장하고, 상기 C/I채널인에이블신호(C/IEN), C/I채널리드신호(C/IRD)에 의해 상기 IOM출력(IOMOUT)을 CPU에 읽어들이는 직/병렬쉬프트레지스터(P/S3)(P/S4)와, 상기 클럭(C2M)으로 구동한 후 ST리드신호(STRD), ST B, D채널인에이블신호(CEN), C채널라이트신호(CWR)에 의해 상기 CPU의 저장 신호를 상기 ST입력(STIN)으로 실어주는 병/직렬쉬프트레지스터(P/S1)(P/S2)와, 상기 클럭(C256K)으로 구동한 후 IOM리드신호(IOMRD), IOM B, M채널인에이블신호(IOMBEN)(IOMDE)에 의해 상기 메모리(5)의 저장신호를 IOM 입력(IOMIN)으로 실어주고, 상기 C/I채널인에이블신호(C/IEN), C/I채널라이트신호(C/IWR)에 의해 상기 CPU의 저장신호를 IOM입력(IOMIN)으로 실어주는 병/직렬쉬프트레지스터(P/S3)(P/S4)로 구성하여 된 것을 특징으로 하는 ST/IOM버스 변환회로.Counter 4 generating clock C2M (C256K), ST lead and write signal (STRD) (STWR), IOM lead and write signal (IOMRD) (IOMWR), output (QA) (QB) with clock (MCK). ), A decoder 6 for generating ST B and a DC channel enable signal STBEN (STDEN) (CEN) to the output QA of the counter 4, and an output QB of the counter 4. IOM B. Decoder 7 for generating C / I channel enable signal (IOMBE) (IOMDE) (C / IEN), and read / write addresses through the multiplexer (MUX1) (MUX2) (5) drives the read and write address circuits 9 and 8 and the clock C2M and stores the ST bus output STOUT via the ST write signal STWR to store the output STOUT. ) And a serial / parallel shift register ((P / S1) () which reads the output of the ST bus STOUT to the CPU by the C channel enable signal CEN and the C channel lead signal CRD. P / S2) and the clock (C256K) and then through the IOM write signal (IOMWR). The IOM bus output IOMOUT is stored and stored in the memory 5, and the IOM output is performed by the C / I channel enable signal C / IEN and the C / I channel lead signal C / IRD. A serial / parallel shift register (P / S3) (P / S4) for reading (IOMOUT) into the CPU, and the ST lead signal (STRD), ST B, and D channel enable signals after driving with the clock (C2M). (CEN), a parallel / serial shift register (P / S1) (P / S2) carrying the stored signal of the CPU to the ST input (STN) by the C channel write signal (CWR), and the clock (C256K). After driving to the IOM lead signal (IOMRD), IOM B, M channel enable signal (IOMBEN) (IOMDE) to carry the storage signal of the memory 5 to the IOM input (IOMIN), the C / I channel A parallel / serial shift register (P / S3) (P / S4) that carries the storage signal of the CPU to the IOM input (IOMIN) by an enable signal (C / IEN) and a C / I channel write signal (C / IWR). ST / IOM bus conversion circuit, characterized in that consisting of).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.