KR910003515A - 단순화된 동기적 메시 프로세서 - Google Patents
단순화된 동기적 메시 프로세서 Download PDFInfo
- Publication number
- KR910003515A KR910003515A KR1019900011437A KR900011437A KR910003515A KR 910003515 A KR910003515 A KR 910003515A KR 1019900011437 A KR1019900011437 A KR 1019900011437A KR 900011437 A KR900011437 A KR 900011437A KR 910003515 A KR910003515 A KR 910003515A
- Authority
- KR
- South Korea
- Prior art keywords
- processor
- logic
- bit
- output
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메시 프로세서 어레이의 블록 다이어 그램.
제2도는 제1도의 메시 프로세서 어레이의 프로세서들의 상호접속관계를 도시하는 블록다이어그램.
제3도는 본 발명에 따른 메시 프로세서의 일반적인 개략 회로도.
Claims (13)
- 메시 프로세서 어레이에 있어서; 행렬로 배열되며 각기 1비트는 논리출력을 제공하는 복수의 1비트 논리 프로세서와; 제어워드를 각각의 상기 프로세서에 병렬로 제공하며 상기 프로세서중의 선택된 프로세서를 나타내는 선택신호를 제공하는 제어수단과; 상기 선택신호에 응답하여 상기 프로세서중의 선택된 프로세서를 상기 제어 워드에 응답하게 해주는 선택수단을 포함하는 메시 프로세서 어레이.
- 제1항에 있어서, 상기 복수의 프로세서는 열과 행으로 배열되어 있는 메시 프로세서 어레이.
- 제2항에 있어서, 상기 선택 수단이 열 선택 회로와 행 선택회로를 포함하는 메시 프로세서 어레이.
- 제1항에 있어서, 상기 각각의 1비트 프로세서가; 1비트 데이타를 기억하고 상기 1비트 데이타를 상기 프로세서의 출력으로서 제공하는 수단과; 상기 제어워드, 상기 프로세서 출력, 및 어떤 인접한 프로세서의 1비트 논리 출력을 포함하는 1비트 논리 입력에 응답하여, 상기 제어워드에 의해 규정된 바와같은 상기 프로세서 출력 및 상기 논리 신호 입력을 수반하는 논리기능의 결과인 논리출력을 상기 기억수단에 제공하기 위한 논리 수단을 포함하는 메시 프로세서 어레이.
- 제4항에 있어서, 상기 논리수단은 (a)상기 프로세서 출력 및 (b)상기 논리 입력중의 하나의 입력 논리 동작의 결과인 논리 출력을 제공하는 메시 프로세서 어레이.
- 제4항에 있어서, 상기 기억 수단이 상기 선택수단에 의해 출력되는 클럭부 메모리 장치를 포함하는 메시 프로세서 어레이.
- 제6항에 있어서, 상기 클럭부 메모리 장치가 플립 플롭을 포함하는 메시 프로세서 어레이.
- 제4항에 있어서, 상기 복수의 프로세서가 열과 행의 격자 형태로 배열되어 있으며; 상기 격자의 주변에 있지만 상기 어레이의 구석에 있지 않은 각각의 프로세서에 대한 상기 1비트 논리 입력이 하나의 외부 1비트 입력 논리 신호를 포함하며; 상기 어레이의 구석에 있는 각각의 프로세서에 대한 상기 1비트 논리 입력이 두개의 외부 1비트 입력 논리 신호를 포함하며; 상기 격자의 주변에 있지 않은 각각의 프로세서에 대한 1비트 논리 입력이 직각 방향으로 인접한 프로세서의 1비트 논리의 출력만을 포함하는 메시 프로세서 어레이.
- 제4항에 있어서, 상기 프로세서 어레이로의 논리입력이 상기 행렬의 주변에 있는 프로세서에 제공되며, 상기 프로세서 어레이의 출력이 상기 행렬의 주변에 있는 프로세서에 의해 제공되는 메시 프로세서 어레이.
- 1비트 프로세서에 있어서; 1비트 데이타를 기억하며 상기 1비트 데이타를 상기 프로세서의 출력으로서 제공하는 수단과 제어 워드, 상기 프로세서 출력, 및 1비트 논리입력에 응답하여, 상기 제어 워드에 의해 규정된 바와 같은 상기 프로세서 출력 및 상기 논리신호 입력을 수반하는 논리기능의 결과인 논리 출력을 상기 기억수단에 제공하기 위한 논리 수단을 포함하는 1비트 프로세서.
- 제10항에 있어서, 상기 논리 수단이 (a)상기 프로세서 출력 및 (b)상기 논리 신호 입력중의 하나의 입력의 논리기능을 제공하는 1비트 프로세서.
- 제10항에 있어서, 상기 기억 수단이 클럭부 메모리 장치를 포함하는 1비트 프로세서.
- 제12항에 있어서, 상기 클럭부 메모리 장치가 플립플롭을 포함하는 1비트 프로세서.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US38693389A | 1989-07-28 | 1989-07-28 | |
US386,933 | 1989-07-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910003515A true KR910003515A (ko) | 1991-02-27 |
KR940000293B1 KR940000293B1 (ko) | 1994-01-14 |
Family
ID=23527699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900011437A KR940000293B1 (ko) | 1989-07-28 | 1990-07-27 | 단순화된 동기적 메시 프로세서 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5379444A (ko) |
EP (1) | EP0410435A3 (ko) |
JP (1) | JP2562845B2 (ko) |
KR (1) | KR940000293B1 (ko) |
AU (1) | AU624524B2 (ko) |
CA (1) | CA2021192A1 (ko) |
IL (1) | IL95192A (ko) |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5692135A (en) * | 1995-12-14 | 1997-11-25 | International Business Machines Corporation | Method and system for performing an asymmetric bus arbitration protocol within a data processing system |
US7266725B2 (en) * | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
DE19651075A1 (de) * | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
DE19654595A1 (de) * | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
DE19654593A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
ATE243390T1 (de) * | 1996-12-27 | 2003-07-15 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen umladen von datenflussprozessoren (dfps) sowie bausteinen mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen (fpgas, dpgas, o.dgl.) |
DE19654846A1 (de) * | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
US6542998B1 (en) * | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
DE19704728A1 (de) * | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
DE19704742A1 (de) * | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) * | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
US6067609A (en) * | 1998-04-09 | 2000-05-23 | Teranex, Inc. | Pattern generation and shift plane operations for a mesh connected computer |
FR2778764B1 (fr) * | 1998-05-15 | 2001-01-05 | France Etat | Procede de commande d'un reseau de processeurs |
US6161161A (en) * | 1999-01-08 | 2000-12-12 | Cisco Technology, Inc. | System and method for coupling a local bus to a peripheral component interconnect (PCI) bus |
AU5805300A (en) | 1999-06-10 | 2001-01-02 | Pact Informationstechnologie Gmbh | Sequence partitioning in cell structures |
US6578133B1 (en) * | 2000-02-24 | 2003-06-10 | Stanley M. Hyduke | MIMD array of single bit processors for processing logic equations in strict sequential order |
EP1342158B1 (de) | 2000-06-13 | 2010-08-04 | Richter, Thomas | Pipeline ct-protokolle und -kommunikation |
US7595659B2 (en) | 2000-10-09 | 2009-09-29 | Pact Xpp Technologies Ag | Logic cell array and bus system |
US20040015899A1 (en) * | 2000-10-06 | 2004-01-22 | Frank May | Method for processing data |
US8058899B2 (en) * | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US6990555B2 (en) | 2001-01-09 | 2006-01-24 | Pact Xpp Technologies Ag | Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.) |
US7581076B2 (en) | 2001-03-05 | 2009-08-25 | Pact Xpp Technologies Ag | Methods and devices for treating and/or processing data |
US7210129B2 (en) | 2001-08-16 | 2007-04-24 | Pact Xpp Technologies Ag | Method for translating programs for reconfigurable architectures |
US7444531B2 (en) * | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US20090210653A1 (en) * | 2001-03-05 | 2009-08-20 | Pact Xpp Technologies Ag | Method and device for treating and processing data |
US7844796B2 (en) * | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US9037807B2 (en) * | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US20090300262A1 (en) * | 2001-03-05 | 2009-12-03 | Martin Vorbach | Methods and devices for treating and/or processing data |
US7657877B2 (en) * | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) * | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US7376811B2 (en) * | 2001-11-06 | 2008-05-20 | Netxen, Inc. | Method and apparatus for performing computations and operations on data using data steering |
US7577822B2 (en) * | 2001-12-14 | 2009-08-18 | Pact Xpp Technologies Ag | Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization |
WO2003071418A2 (en) * | 2002-01-18 | 2003-08-28 | Pact Xpp Technologies Ag | Method and device for partitioning large computer programs |
EP1483682A2 (de) * | 2002-01-19 | 2004-12-08 | PACT XPP Technologies AG | Reconfigurierbarer prozessor |
EP2043000B1 (de) | 2002-02-18 | 2011-12-21 | Richter, Thomas | Bussysteme und Rekonfigurationsverfahren |
WO2003081454A2 (de) * | 2002-03-21 | 2003-10-02 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US8914590B2 (en) * | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US7657861B2 (en) * | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US20110238948A1 (en) * | 2002-08-07 | 2011-09-29 | Martin Vorbach | Method and device for coupling a data processing unit and a data processing array |
AU2003286131A1 (en) * | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
JP4388895B2 (ja) | 2002-09-06 | 2009-12-24 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | リコンフィギュアラブルなシーケンサ構造 |
DE112004000026D2 (de) * | 2003-04-04 | 2006-06-14 | Pact Xpp Technologies Ag | Verfahren und Vorrichtung für die Datenverarbeitung |
WO2004104819A1 (ja) * | 2003-05-23 | 2004-12-02 | Nippon Telegraph And Telephone Corporation | 並列処理装置及び並列処理方法 |
EP1676208A2 (en) * | 2003-08-28 | 2006-07-05 | PACT XPP Technologies AG | Data processing device and method |
US20090031104A1 (en) * | 2005-02-07 | 2009-01-29 | Martin Vorbach | Low Latency Massive Parallel Data Processing Device |
WO2007062327A2 (en) * | 2005-11-18 | 2007-05-31 | Ideal Industries, Inc. | Releasable wire connector |
EP1974265A1 (de) | 2006-01-18 | 2008-10-01 | PACT XPP Technologies AG | Hardwaredefinitionsverfahren |
US8656143B2 (en) * | 2006-03-13 | 2014-02-18 | Laurence H. Cooke | Variable clocked heterogeneous serial array processor |
US20070226455A1 (en) * | 2006-03-13 | 2007-09-27 | Cooke Laurence H | Variable clocked heterogeneous serial array processor |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3699534A (en) * | 1970-12-15 | 1972-10-17 | Us Navy | Cellular arithmetic array |
GB1536933A (en) * | 1977-03-16 | 1978-12-29 | Int Computers Ltd | Array processors |
US4380046A (en) * | 1979-05-21 | 1983-04-12 | Nasa | Massively parallel processor computer |
US4314349A (en) * | 1979-12-31 | 1982-02-02 | Goodyear Aerospace Corporation | Processing element for parallel array processors |
US4498134A (en) * | 1982-01-26 | 1985-02-05 | Hughes Aircraft Company | Segregator functional plane for use in a modular array processor |
US4507748A (en) * | 1982-08-02 | 1985-03-26 | International Telephone And Telegraph Corporation | Associative processor with variable length fast multiply capability |
US4739474A (en) * | 1983-03-10 | 1988-04-19 | Martin Marietta Corporation | Geometric-arithmetic parallel processor |
US4709327A (en) * | 1983-05-31 | 1987-11-24 | Hillis W Daniel | Parallel processor/memory circuit |
GB8517376D0 (en) * | 1985-07-09 | 1985-08-14 | Jesshope C R | Processor array |
CN1012297B (zh) * | 1985-11-13 | 1991-04-03 | 奥尔凯托N·V公司 | 具有内部单元控制和处理的阵列结构 |
US4907148A (en) * | 1985-11-13 | 1990-03-06 | Alcatel U.S.A. Corp. | Cellular array processor with individual cell-level data-dependent cell control and multiport input memory |
-
1990
- 1990-07-13 CA CA002021192A patent/CA2021192A1/en not_active Abandoned
- 1990-07-26 EP EP19900114298 patent/EP0410435A3/en not_active Ceased
- 1990-07-26 IL IL9519290A patent/IL95192A/en not_active IP Right Cessation
- 1990-07-27 KR KR1019900011437A patent/KR940000293B1/ko not_active IP Right Cessation
- 1990-07-27 AU AU59930/90A patent/AU624524B2/en not_active Ceased
- 1990-07-30 JP JP2199369A patent/JP2562845B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-07 US US08/255,294 patent/US5379444A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5379444A (en) | 1995-01-03 |
CA2021192A1 (en) | 1991-01-29 |
IL95192A0 (en) | 1991-06-10 |
IL95192A (en) | 1994-02-27 |
KR940000293B1 (ko) | 1994-01-14 |
EP0410435A2 (en) | 1991-01-30 |
EP0410435A3 (en) | 1992-02-26 |
JPH0370064A (ja) | 1991-03-26 |
AU624524B2 (en) | 1992-06-11 |
JP2562845B2 (ja) | 1996-12-11 |
AU5993090A (en) | 1991-01-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910003515A (ko) | 단순화된 동기적 메시 프로세서 | |
KR900005451A (ko) | 반도체메모리장치 | |
KR920013446A (ko) | 블럭라이트 기능을 구비하는 반도체기억장치 | |
KR890002886A (ko) | 반도체 기억장치 | |
KR910005321A (ko) | 반도체 기억장치 | |
KR850700177A (ko) | 메모리 장치 | |
EP0279854A4 (en) | PARALLEL PROCESSOR WITH BINARY TREE STRUCTURE. | |
KR890015157A (ko) | 고속 디지탈 신호처리 프로세서 | |
KR870009384A (ko) | 반도체 기억 장치 | |
GB1026889A (en) | Computer control | |
KR920020495A (ko) | 반도체 기억장치 | |
KR960012002A (ko) | 반도체 메모리와 그 사용방법, 컬럼 디코더 및 화상 프로세서 | |
KR960012026A (ko) | 반도체 기억장치 | |
KR950009279A (ko) | 메모리 시험을 실시하는 반도체 메모리 장치 | |
KR930011242A (ko) | 스태틱형 메모리 | |
KR960042730A (ko) | 반도체기억장치 | |
US4503525A (en) | Common circuit for dynamic memory refresh and system clock function | |
KR870002583A (ko) | 반도체 기억장치 | |
KR890004333A (ko) | 반도체 메모리 장치 | |
KR900019013A (ko) | 파셜 랜덤 액세스 메모리 | |
GB1445714A (en) | Array processors | |
KR930005036A (ko) | 반도체 메모리 장치의 리던던트 셀어레이 배열방법 | |
JPS56123069A (en) | Data processing device | |
US4069473A (en) | Associative memory | |
KR960042751A (ko) | 시리얼 액세스 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
G160 | Decision to publish patent application | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |