JP2562845B2

JP2562845B2 - メッシュプロセッサアレー

Info

Publication number: JP2562845B2
Application number: JP2199369A
Authority: JP
Inventors: マルコム．エー．マム
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1989-07-28
Filing date: 1990-07-30
Publication date: 1996-12-11
Anticipated expiration: 2011-12-11
Also published as: KR910003515A; KR940000293B1; AU5993090A; US5379444A; CA2021192A1; JPH0370064A; EP0410435A3; IL95192A0; AU624524B2; IL95192A; EP0410435A2

Description

【発明の詳細な説明】［産業上の利用分野］この発明は広義にはメッシュプロセッシングアレーに
関し、狭義には１ビットメッシュプロセッサーと、１ビ
ットプロセッサーを用いたメッシュプロセサーアレーア
ーキテクチャーとに関する。

［従来の技術］メッシュプロセッシングアレーはパラレルプロセッシ
ングの一形態であり、ほぼ同一のメッシュプロセッサー
が格子状に相互に接続されて、例えば、縦の列と横の列
とを形成している。各プロセッサーは隣接したプロセッ
サーに接続されて、例えば、縦横それぞれ最大で４個並
べられる。データの入出力は格子アレーの周辺部に配置
されたプロセッサーを介して行なわれる。一般に、各プ
ロセッサーは制御信号（例えば、制御ワード又は演算コ
ード）を並列受信し、並列にクロックされる。

公知のメッシュプロセッサーアレーとしては、NCR45C
G72アレープロセッサーやAMTDAPアレープロセッサーを
例示できる。

公知のメッシュプロセッサーアレーにとっては、プロ
セッサーセル毎の記憶装置（メモリー）の配置が重要で
ある。記憶装置は僅かの用途を除いて容量が不十分であ
る（例えば、128ビット）。大容量メモリーの要求は、
複数個の実プロセッサーセルからなる仮想プロセッサー
セルの使用により満たされている。しかしながら、仮想
セルメモリーは実セルメモリーサイズの整数倍なのでメ
モリーの浪費になる。

また、公知のメッシュプロセッサーアレーには僅かの
時間しか用いられず、有効利用されない特別の機能ユニ
ットや他の特別のハードウエアを使用しなければならな
いという問題がある。

即ち、大容量メモリーと特別のハードウエアの結果、
公知のプロセッサーアレーは巨大になり、高速クロック
で作動することができない。

［発明が解決しようとする課題］この発明の課題は、構成が簡単で、メッシュプロセッ
サーアレー内で効果的に機能するメッシュプロセッサー
を提供することである。

この発明の別の課題は、高速でクロックするメッシュ
プロセッサー及びアレーを提供することである。

この発明の更に別の課題は、コンピューターとしての
融通性の高いメッシュプロセッサー及びアレーを提供す
ることである。

この発明の更に別の課題は、メモリーを効率良く利用
するメッシュプロセッサー及びアレーを提供することで
ある。

［課題を解決するための手段、作用、及び発明の効果］以上の課題は、マトリックス状に配置された複数個の
１ビットプロセッサーを有するこの発明のメッシュプロ
セッサーアレーにより達成される。各プロセッサーは隣
接プロセッサー又は外部ソースから入力を受信して、そ
れ自体の現在の出力及びそれに向かう入力を含む論理機
能を実行する。制御回路は実施すべき論理機能を表示す
る制御情報を各プロセッサーに並列に提供し、選択回路
は制御情報に応ずべきプロセッサーを選択する。

［実施例］以下、図面を参照してこの発明を詳細に説明する。
尚、以下の説明及び図面では同一素子には同一参照符号
を付して説明の繰り返しを避けた。

第１図は、メッシュプロセッサーアレー10のブロック
図である。メッシュプロセッサーアレー10は、１セルプ
ロセッサーがＭ個の縦列及びＮ個の横列からなる格子状
に並べられたプロセッサーアレー30を制御する制御装置
20を有している。制御装置20は、Ｋビット演算コードIN
STをアレー30の各プロセッサーに供給する。制御装置20
は、縦列パターンワードCSELECTを縦列選択回路40に提
供し、横列パターンワードRSELECTを横列選択回路50に
提供する。Ｌをゼロ以上とするとき、Ｌ個の予め決めら
れたプロセッサーの出力（OUT）が制御装置20に供給さ
れる。そのような出力は、データ依存アルゴリズムと共
に都合良く利用されて演算コードINSTの内容が制御され
る。

縦列選択回路40はＭ個の１ビット縦列選択出力C_iを供
給する。各選択出力はｉ番目の縦の列の全プロセッサー
に接続されている。横列選択回路50はＮ個の１ビット横
列選択回路R_jを供給する。各選択出力はｊ番目の横の列
の全プロセッサーに接続されている。具体例として、縦
列パターンワードCSELECTはどの縦列選択出力C_iが活動
しているかを特定し、横列パターンワードRSELECTはど
の横列出力R_jが活動しているかを特定する。縦列選択回
路40及び横列選択回路50は、縦列及び横列の両パターン
の現状を記憶して、記憶したパターン情報に基づき他の
プロセッサーのアドレッシング手順を提供する内部メモ
リーを有するように構成できる。

第２図により詳しく示したように、プロセッサーアレ
ー30は、１セルプロセッサーＰ_i,jをＭ×Ｎ個有してい
る。各プロセッサーＰ_i,jは１個のデータを出力し、
Ｎ、Ｓ、Ｅ、Ｗの符号の付いた４個の入力端子を介して
最高４個のデータを入力する。符号Ｎ、Ｓ、Ｅ、Ｗをそ
れぞれ方位の北、南、東、西に対応し、入力先を示すの
に用いる。Ｎは上方、Ｓは下方、Ｅは右、Ｗは左の各プ
ロセッサーからの入力を示す。

各プロセッサーは、それ自体の現在の出力や、それ自
体の受信する全入力か一部の入力などが関与する論理機
能を果たすように構成されている。オペランド及び論理
機能は演算コードINSTにより決まる。

個々のプロセッサーの入力をより詳細に述べる。アレ
ーの周囲に配置されたプロセッサー以外のプロセッサー
は、いずれも四方の隣接プロセッサーからの出力を４個
の入力として受信する。アレーの四隅を除く周囲に配置
されたプロセッサーは、いずれも三方の隣接プロセッサ
ーからの出力を３個の入力として受信し、この他に１個
の外部入力を受信する。アレーの四隅に配置されたプロ
セッサーは、隣接する２辺のそれぞれの隣に配置された
プロセッサーからの出力を２個の入力として受信し、こ
の他に２個の外部入力を受信する。

外部入力はアレーの北、南、東、西のそれぞれの縁に
配置されたプロセッサーに供給される。ここでｉ＝1,
M、ｊ＝1,Nとすると、このような縁の入力はそれぞれ
N_i、S_i、E_j、W_jとして表示することができる。先に述べ
たように、プロセッサーの配列は縦の列がＭ個、横の列
がＮ個ある。外部入力はアレーの縁Ｎ、Ｓ、Ｅ、Ｗに関
連付けられた入力レジスターNR、SR、ER、WRを便宜的に
利用できる。この概要については第１図を参照された
い。

アレーへの外部入力を文字Ｓと、プロセッサーＰ_i,j
の出力Ｓ_i,jの指定に従った下付き文字とで表示すると
（例えば、外部入力をあたかもプロセッサーの更に別の
縦の列又は横の列として扱う）、アレーへの入力を次の
ように表示することができる。

北:N_i＝Ｓ_i,j、但し、ｉ＝1,M、ｊ＝Ｎ＋１南:S_i＝Ｓ_i,j 但し、ｉ＝1,M、ｊ＝０東:E_j＝Ｓ_i,j 但し、ｉ＝Ｎ＋１、ｊ＝1,N 西:W_j＝Ｓ_i,j 但し、ｉ＝０、ｊ＝1,N 各プロセッサーＰ_i,jの出力Ｓ_i,jは４か所まで、即
ち、四方の隣接プロセッサーへの入力又は外部出力とし
て連結することができる。従って、プロセッサーアレー
の周辺部のプロセッサーを除く各プロセッサーの出力
は、四方の隣接プロセッサーの各々に入力として供給さ
れる。隅ではない周辺部に配置された各プロセッサーの
出力は、三方の隣接プロセッサーの各々に入力として供
給され、一つが外部出力として用いられる。アレーの隅
に配置された各々のプロセッサーの出力は、二方の隣接
するプロセッサーの各々に入力として供給され、二つが
外部出力として用いられる。

外部出力はアレーの北、南、東、西の縁に位置するプ
ロセッサーにより供給される。それぞれのプロセッサー
をNOUT_i、SOUT_i、EOUT_j、WOUT_jと表示する。ここで、ｉ
＝1,M、ｊ＝1,Nとする。先に規定したように、プロセッ
サーはＭ個の縦の列とＮ個の横の列からなる。外部出力
は、プロセッサーアレーのＮ、Ｓ、Ｅ、Ｗの端に関連し
た出力レジスターNOUTR、SOUTR、EOUTR、WOUTRに便宜的
に供給される。

説明を容易にするために、プロセッサーアレーの隅の
出力はいずれも同一とする。従って、例えば、NOUT_MとE
OUT_NとはいずれもプロセッサーＰ_M,Nにより供給される
ので、同一である。プロセッサーアレーの出力は別様に
編成することができるが、その場合でも縦の列と横の列
の編成は変わらない。

プロセッサーアレーの出力はプロセッサーアレーの端
のプロセッサーの出力であり、アレーの出力は次のよう
に表示することができる。

北:NOUT_i＝Ｓ_i,j、但し、ｉ＝1,M、ｊ＝Ｎ南:SOUT_i＝Ｓ_i,j、但し、ｉ＝1,M、ｊ＝１東:EOUT_j＝Ｓ_i,j 但し、ｉ＝Ｍ、ｊ＝1,N 西:WOUT_j＝Ｓ_i,j 但し、ｉ＝１、ｊ＝1,N プロセッサーアレーへの入出力は四隅で行うことがで
きるが、総べての入出力を使用する必要はない。例え
ば、北の端に配列されているプロセッサー用の入力レジ
スターNRとして入力レジスターを１個、南の端に配列さ
れているプロセッサー用の出力レジスターSOUTRとして
出力レジスターを１個、それぞれ用いることもできる。
各端の入出力の説明は、メッシュプロセッサーアレーの
一般的なアーキテクチャーの例である。

第２図に示すように、各プロセッサーＰ_i,jは縦列選
択信号C_iを受信する縦列選択入力Ｃと、横列選択信号R_j
を受信する横列選択入力Ｒとを有している。先に述べた
ように、縦列選択信号C_iは縦列選択回路40から供給さ
れ、横列選択回路R_jは横列選択回路50から供給される。
各プロセッサーは、制御装置20からのＫビット演算コー
ドINSTを受信するＫビット幅の入力Ｉを有している。

アレーのプロセッサーは相互に同期して並列に作動す
る。クロックは縦列横列選択信号により提供される。縦
列横列選択信号は所定のクロックサイクルでどのプロセ
ッサーを活動させるのかをも決定する。特に、プロセッ
サーＰ_i,jは、縦列横列選択信号C_i及びR_jが共に有効で
あるときに、選択されて活動する。プロセッサーＰ_i,j
が活動すると、１ビット出力Ｓ_i,jの状態が演算コード
ワードINSTに従って変化する。さもなければ、出力の状
態は変化しない。

先に指摘したように、各プロセッサーは各プロセッサ
ーの現在の出力や、各プロセッサーの全入力又は一部が
関与した論理機能を果たすように構成されている。これ
から述べる例では、プロセッサーは現在の状態及び選択
された入力が関与した２オペランドの論理演算を実行す
る。

２オペランドプロセッサーの例では、演算コードワー
ドINSTは、（ａ）プロセッサーの出力の現在の状態を第
１オペランドとして用いている論理演算において、どの
入力を第２オペランドとして用いるか、及び（ｂ）実行
すべき論理演算を両者を規定する。論理演算は所定のプ
ロセッサーＰ_i,jの現在の状態の入力及び出力に基づい
て実行される。各プロセッサーは１ビットデータ入力を
４個受信するので、演算コードワードINST内の２ビット
指示フィールドによりどのデータ入力が第２オペランド
であるかが定義される。残りの演算コードワードINSTは
実行すべき論理演算を定義付ける演算フィールドであ
る。例えば、４ビット演算フィールド（Ｋ＝６）で16通
りの論理演算を定義することができる。最初の２ビット
I₁、I₂が指示フィールドで、残りの４ビットI₃、I₄、
I₅、I₆が演算フィールドである演算コードを一例として
挙げる。

２ビット指示フィールド及び４ビット演算フィールド
の具体例として、次の表ＩはI₂を最下位ビット、I₁を最
上位ビットとするとき、選択されたプロセッサーＰ_i,j
に用いられる第２オペランドとして指示フィールドの値
に従って選択される入力を示している。表Ｉはプロセッ
サーの入力（Ｎ、Ｓ、Ｅ、Ｗ）及びＰ_i,jを基準とする
アレー内の入力発生位置により選択された入力を特に示
している。先に述べたように、選択された入力は外部入
力のこともある。

表Ｉ指示フィールド選択された入力入力源 00 ＥＳ_ｉ＋1,j 01 ＮＳ_i,j＋１ 10 ＷＳ_i,j−１ 11 ＳＳ_ｉ−1,j 次の表IIは、第２オペランドとして選択されたプロセ
ッサーへの入力をＢ、I₆を最下位ビット、I₃を最上位ビ
ットとするとき、演算コードの演算フィールドの異なる
値により表される論理演算の例を示す。

（XORは排他的ORの機能を示す。）選択されて活動する各プロセッサーＰ_i,j（即ち、Ci
及びRjが共に有効）の新しい出力Ｓ′_i,jは、Ｆを表II
に従って演算コードの演算フィールドにより規定される
論理機能、Ｓ_i,jをプロセッサーＰ_i,jの現在の出力及び
第１オペランド、Ｂを表Ｉに基づいて演算コードの指示
フィールドに従ってプロセッサーへの入力から選択され
た第２オペランドとするとき、次のように規定される。

Ｓ′_i,j＝Ｆ（Ｓ_i,j,B）第３図は、２ビットの指示（選択）フィールド及び４
ビットの演算フィールドを有する先に述べた６ビット演
算コードを用いるプロセッサーＰ_i,jの概略構成図であ
る。プロセッサーＰ_i,jはクロックされる１ビットメモ
リーセル111を有している。このメモリーセルは、例え
ば、Ｄ型フリップフロップで形成することができる。１
ビットメモリーセル用のクロック入力は、縦列及び横列
選択信号C_i,R_jに応答するANDゲート113により提供され
る。論理回路115はメモリーセル111の出力、演算コード
ワードINST、及びプロセッサーへの４つの入力に応答す
る。論理ユニット115の出力は、（ａ）メモリーセル111
の出力及び（ｂ）プロセッサーへの諸々の入力の内の一
つからなる２オペランドを用いて実行される２オペラン
ドの論理演算の結果である。

第４図は、論理回路115と１ビットメモリーセル111と
で構成された第３図のプロセッサーＰ_i,jの概略図であ
る。論理回路115は特に４対１マルチプレクサー211を有
している。マルチプレクサー211は、演算コードワードI
NSTの指示フィールドの２ビットのI₁、I₂を選択入力と
して受信する。マルチプレクサー211に入力される４つ
のデータは、プロセッサーのＮ、Ｓ、Ｅ、Ｗ入力により
供給される。マルチプレクサー211の出力はＮ、Ｓ、
Ｅ、Ｗ入力のいずれか一つであり、第２オペランドＢで
ある。

論理回路110は更に別の４対１マルチプレクサー213を
有している。マルチプレクサー213はメモリーセル111の
出力Ｓ_i,j及びマルチブレクサー211の出力Ｂを入力とし
て受信する。マルチプレクサー213に入力されるデータ
は、演算コードワードINSTの演算フィールドの４ビット
のI₃、I₄、I₅、I₆である。マルチプレクサーの出力は、
１ビットメモリーセル111を有しクロックされているＤ
型フリップフロップ213のＤ入力に供給される。

第４図のプロセッサー内の４対１マルチプレクサー21
1及び213として使用することのできるマルチプレクサー
100を第５図に示す。マルチプレクサー100は、補足
C₁′、C₂′を提供する選択信号C₁、C₂に応答する第１及
び第２のインバータ311、313を有している。選択信号C₁
は３入力ANDゲート315、317への入力として供給され、
補足選択信号C₁′は３入力ANDゲート319、321に供給さ
れる。選択信号C₂はANDゲート315、319の入力として供
給され、補足選択信号C₂′はANDゲート317、321への入
力として供給される。ANDゲート315、317、319、321へ
の別の入力は、それぞれデータ入力D₁、D₂、D₃、D₄によ
り供給される。

マルチプレクサー211として用いる場合には、指示フ
ィールドビットI₁、I₂がそれぞれ選択入力C₁、C₂として
供給され、プロセッサー入力Ｓ、Ｎ、Ｗ、Ｅがそれぞれ
データ入力D₁、D₂、D₃、D₄として供給される。マルチプ
レクサーへのこれらの特別の入力は、第５図に括弧書き
して表示されており、表Ｉに記載した演算を提供する。
マルチプレクサー211の出力は第２オペランドＢであ
る。

マルチプレクサー213として用いる場合には、オペラ
ンドＳ_i,j及びＢがそれぞれ選択入力C₁、C₂として供給
され、演算コードの演算フィールドビットI₆、I₅、I₄、
I₃がそれぞれデータ入力D₁、D₂、D₃、D₄として供給され
る。マルチプレクサーへの特別の入力は、第５図に括弧
書きして表示されており、表IIに記載した演算を提供す
る。本質的に、異なる演算用の演算フィールドビットパ
ターンは、当該演算用の真理表を有している。マルチプ
レクサー213の出力はプロセッサーの新しい状態であ
り、プロセッサー１ビットセルが選択されると、選択さ
れたプロセッサーの１ビットセル内に格納される。

縦列及び横列回路を介したプロセッサーＰ_i,jの特別
のクロックをどうするかは、プロセッサーの具体化に基
づいて決まる。従って、クロックされたＤ型フリップフ
ロップメモリーセルの例では、演算コード及び外部入力
が有効になった後にのみ縦列及び横列選択信号が活動状
態に変化するように制御される（即ち、演算コードワー
ドがクロックサイクルの初期に提供される）。従って、
選択された縦列及び横列選択信号がクロックサイクル毎
に一旦活動状態に変化し、次に非活動状態に変化する。
このように、プロセッサーの新しい状態は、プロセッサ
ーの現在の出力が関与した論理機能に影響しない。

明瞭に示してはいないが、プロセッサーＰ_i,jの出力
Ｓ_i,jの初期化をどうするかは、プロセッサーの具体化
に基づいて決まる。クロックされたＤ型フリップフロッ
プメモリーセルの場合、出力は別個の制御ライン（図示
せず）又は選択されたプロセッサーの出力を論理１又は
０（例えば、高電圧又は低電圧）にする演算コードの規
定によりプリセット又はクリアーされる。

クロッキングと初期化は以上に説明した通りであり、
メッシュプロセッサーの一般的演算は次の通りである。
プロセッサーは初期化されて（例えば、プリセット、ク
リアー、リセット、セットされて）、外部データが入力
データレジスターを介して供給される。また、演算コー
ドワード、縦列選択ワードCSELECT、及び横列選択ワー
ドが制御装置20により供給される。すると、選択された
プロセッサーが縦列及び横列選択信号C_i、R_iによりクロ
ックされる。次に外部データ、演算コードワード、縦列
選択ワード、横列選択ワードの供給手続きが繰り返さ
れ、縦列及び横列選択信号C_i,R_jを介した適切なクロッ
キングが後に続く。プロセッサーアレーの出力は、例え
ば、出力レジスターに供給される。

先に述べた通り、縦列及び横列選択信号により選択さ
れたプロセッサーだけがクロックされ、演算コード及び
オペランドの状態に基づいて出力状態を変化させる。選
択されていないプロセッサーの出力状態は変化しない。

第6A図ないし第6M図を参照して、表Ｉ及び表IIに示し
た機能を果たすプロセッサーを有する縦３列横３列のプ
ロセッサーアレーについて、アレーの横の列の最上部の
列及び中央部の列に格納されている標識の付されていな
い３ビットバイナリー整数X,Yの加算を例にして説明す
る。尚、最下位ビットは右端である（即ち、縦の列３に
横の各列の最下位ビットが位置する）。バイナリー整数
X,Yが次のようにして横の列３及び２にロードされる。
即ち、Ｘをアレーの最上列の入力レジスターにロードし
て、レジスターの内容を横の列３の各プロセッサーにコ
ピーし、Ｙを入力レジスターにロードして、横の列３の
プロセッサーの内容を横の列２にコピーし、入力レジス
ターの内容を横の列３にコピーする。

横の列３及び２のそれぞれの整数X,Yが例えば第6A図
に示すように整数２及び３であるときを初期状態として
開始されて、次の表IIIに示した工程を経てアレーの横
の列１に合計（８を法としたＡ＋Ｂ）が明示される。

（XORは排他的ORの機能を示す。）以上は、効率の良いプロセッサーセルを使用し、高速
でクロックでき、計算上のフレキシビリティーがあり、
メモリーを効率良く使用するメッシュプロセッサーアレ
ーの開示である。アレーアーキテクチャーは規定された
同期ロジックを、例えば、規定された同期ロジックの特
定の論理機能に基づく一連の適切な指示に従って、直ぐ
に効率良く実現することができる。ここに開示したプロ
セッサーアレーのフレキシビリティーにより、特定の論
理機能の実施は、例えば、論理最小化技法により、より
効率良く、より早い処理を提供することができる。ここ
に開示したプロセッサーアレーのフレキシビリティーを
示す特別の例として、例えば、この発明のマルチプルビ
ットセルをマルチプルビットメモリーセル毎に一纏めに
すれば、プロセッサーセル毎のメモリーの数の多いパラ
レルプロセッサーアレー用の現存するアルゴリズムをこ
こに開示したプロセッサーアレーに組み込むことができ
る。

以上にこの発明の特別の実施例を説明したが、当業者
であれば特許請求の範囲に規定したこの発明の趣旨及び
範囲を逸脱せずにこの発明を様々に修正又は変更するこ
とができる。

【図面の簡単な説明】

第１図はこの発明に基づくメッシュプロセッサーアレー
のブロック図、第２図は第１図のメッシュプロセッサーアレーのプロセ
ッサー相互の接続関係を示すブロック図、第３図はこの発明に基づくメッシュプロセッサーの一般
的な回路の概略図、第４図は第３図のメッシュプロセッサーを具体化した回
路の概略図、第５図は第４図の回路のマルチプレクサーを具体化した
回路の概略図、そして第6A図ないし第6M図は第４図及び第５図に示したプロセ
ッサーを有するメッシュプロセッサーアレーで８を法と
する加算の工程の例を示す概略図である。 10……メッシュプロセッサーアレー、20……制御装置、
30……プロセッサーアレー、40……縦列選択回路、50…
…横列選択回路、100……マルチプレクサー、111……１
ビットメモリーセル、113……ANDゲート、115……論理
回路、211、213……４対１マルチプレクサー、311、313
……インバーター、315、317、319、321……ANDゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−147256（ＪＰ，Ａ) 英国特許1536933（ＧＢ，Ａ) 欧州特許公開223690（ＥＰ，Ａ２) 電子情報通信学会論文誌ＶＯＬ．71− ＤＮＯ．８ＡＵＧＵＳＴ1988Ｐ. 1399−1406「２次元アレープロセッサ（ＡＡＰ２）とプログラミング言語」近藤利夫、杉山吉、中島孝利

Claims

(57)【特許請求の範囲】

【請求項１】列及び行のマトリックス状に配置されて、
それぞれが１ビットの論理出力を提供する複数の１ビッ
ト論理プロセッサと、該プロセッサの各々に並列に制御ワードを提供し、かつ
該プロセッサの選択された一つを示す選択信号を提供す
るための制御手段と、該プロセッサの選択された一つを該制御ワードに応答可
能とするために該選択信号に応答する列選択回路及び行
選択回路とから構成され、前記１ビット論理プロセッサは、（ｉ）１ビットデータを記憶し、かつ該１ビットデータ
をプロセッサの出力として提供するようにクロックされ
たフリップフロップで成る、クロックされたメモリ装置
と、（ii）該制御ワード、該プロセッサの出力及び隣接する
プロセッサの１ビット論理出力を含む１ビット論理入力
に応答して、該制御ワードによって定義された該論理信
号入力と該プロセッサ出力とを含んだ論理関数の結果で
ある論理出力を該メモリ手段に提供し、かつ（ａ）該プ
ロセッサ出力と（ｂ）該論理入力の一つの論理演算の結
果である論理出力を提供するようにされた論理手段とで
構成され、前記列及び行のマトリックス状に配置されている複数の
プロセッサは、（ｉ）隅を除くマトリックスの周縁にある各プロセッサ
の１ビット論理入力は１の外部の１ビット入力論理信号
を含み、（ii）隅にある各プロセッサの１ビット論理入力は２の
外部の１ビット入力論理信号を含み、（iii）マトリックスの周縁を除く各プロセッサへの１
ビット論理入力は直交して隣接するプロセッサの１ビッ
ト論理出力だけが含まれるようにされており、プロセッ
サアレイへの論理入力が該マトリックスの周辺にあるプ
ロセッサに提供され、プロセッサアレイの出力が該マトリックスの周辺にある
プロセッサによって提供される構成をとるメッシュプロ
セッサアレー。