KR910003393B1 - 데이타 전송 비율 검출 방법 및 장치 - Google Patents

데이타 전송 비율 검출 방법 및 장치 Download PDF

Info

Publication number
KR910003393B1
KR910003393B1 KR1019880002156A KR880002156A KR910003393B1 KR 910003393 B1 KR910003393 B1 KR 910003393B1 KR 1019880002156 A KR1019880002156 A KR 1019880002156A KR 880002156 A KR880002156 A KR 880002156A KR 910003393 B1 KR910003393 B1 KR 910003393B1
Authority
KR
South Korea
Prior art keywords
data
asynchronous
start bit
rate
operating
Prior art date
Application number
KR1019880002156A
Other languages
English (en)
Other versions
KR880012044A (ko
Inventor
레스 그레고리
데이비스 프라이스 죤
에릭 리챠드슨 랄프
트롱 탄 쿠
더글라스 밴쿠라 마크
Original Assignee
아메리칸 텔리폰 앤드 텔레그라프 캄파니
오레그 이. 앨버
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아메리칸 텔리폰 앤드 텔레그라프 캄파니, 오레그 이. 앨버 filed Critical 아메리칸 텔리폰 앤드 텔레그라프 캄파니
Publication of KR880012044A publication Critical patent/KR880012044A/ko
Application granted granted Critical
Publication of KR910003393B1 publication Critical patent/KR910003393B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
    • H04L5/24—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

내용 없음.

Description

데이터 전송 비율 검출 방법 및 장치
제 1 도는 본 발명의 원리에 따라 작동하는 비동기 인터페이스의 주요 기능 부품을 나타내는 블록도.
제 2 도는 본 발명의 이용에 적합한 보드 비율 발생기의 다이아그램.
제 3 도는 제 1 도의 비동기 인터페이스의 송신기부의 블록 다이아그램.
제 4 도는 제 1 도의 비동기 인터페이스의 수신기부의 블록 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
110 : 제어 인터페이스 111 : 상태 레지스터
115 : 인터럽트(interrupt)제어 120 : 송신 및 수신 제어 레지스터
125 : 마이크로 프로세서 인퍼레이스 130 : 프로세서
136 : 비동기 주변 장치 200 : 보드 비율 발생기
310,410 : 송신 및 수신 시프트 레지스터
330,430 : 송신 및 수신 FIFO 레지스터
본 발명은 디지털 통신 시스템에 관한 것으로서, 특히 상기 시스템내 장치간에 데이터 전송 비율을 검출 및 매칭하기 위한 방법 및 장치에 관한 것이다.
정보 검색 서비스하는 커다란 데이터 베이스의 출현에 따라, 상기 데이터 베이스를 사용하기 위해 회사와 집에 터미널로써 배치치할 수 있는 컴퓨터와 여러 터미널의 발전이 있었다.
데이터 베이스와 통신은 통상 터미널을 전화 스윗치 회로를 통한 데이터 베이스에 연결하는 모듈을 이용하여 얻게 된다. 데이터 모듈과 터미널간의 데이터 통신은 공지된 비트 동기이거나 기호 비동기 포맷이다.
비동기 포맷으로 작동하는 터미널이 데이터 모뮬에 연결됐을 때, 장치간에 초기에 동일한 속도로 데이터를 좀처럼 진행할 수 없다. 물론 스윗치는 소정의 장치에서 적잘한 데이터 속도 매치를 수행하기 위해 쌍방의 장치를 종종 조작해야 한다.
소정의 시스템의 한 접근방법은 데이터 모듈의 스피드 매칭을 제공하는 것이며, 여기에서 데이터 모뮬은 연결된 터미널의 속도에 적합하다. 통상적인 상기 장치에서, 속도 매칭은 데이터 모듈 주사의 프로세서를 갖고 있는 수신된 데이터를 매우 신속하게 유도하므로써 실행된다. 이것은 프로세서가 터미널에 의해 전송된 기호의 속도를 결정하게 하고 이것에 의한 데이터 모듈의 속도를 매치되게 한다. 불행하게도, 많은 다른 활동은 집적 서비스 디지털 회로(ISDN) 또는 디지털 통신 프로토콜(DCP)에서 사용된 데이터 전화의 속도매칭 주기동안에 프로세서에 의해 수행되어야 한다. 상기 프로토콜에 사용하는 시스템에서, 프로세서는 데이터 전송 비율을 결정하기 위해 통상적으로 데이터의 샘프링을 하도록 이용할 수 없다.
상기 기술에 공지된 다른 접근 방법은 터미널로부터 데이터의 속도를 매치하기 위해 보편적인 동기 비동기 수신기 송신기(USART)의 동기 모드를 이용하는 것이다. 터미널 수신기는 특별히 예정된 제어 기호를 이용하여 프로세서에 결합시켜서 모드를 수신하는 비트 동기에 위치된다. 속도를 결정한 후에, USART는 다른 기호를 재생하기 위해 비동기 모드 위에 위치된다. 전송 속도가 검출되어지는 동안데, 상기 접근 방법은 제 1기호를 확실하게 수신할 수 없거나 이것이 부가적인 지연없이 고속도로 도달되면 제 2기호를 수신하는데 문제가 있을 것이다. 또한 상기 접근 방법은 값이 비싸서 만족하지 못한 USART의 이용을 요하며, 시스템에서 낮은 가격이 바람직하다.
본 발명에 따라서, 터미널과 데이터 모듈간에 데이터를 결합시키기 위한 개선된 비동기 인터페이스를 제공한다. 상기 비동기 인터페이스는 제 1 수신된 기호내 시작 비트의 주기를 측정하므로써 데이터 모듈에 의해 수신되고 터미널에 의해 전송되는 데이터의 속도를 결정하고, 상기 데이터 속도를 조정하고 상기 및 새로운 속도에서 연속적인 기호내에 비트의 나머지를 수신한다. 적절한 작동을 위해, 터미널로부터 제 1 수신된 기호의 제 1 데이터 비트는 캐리지 반송에 의해 제공된 논리 1이다.
데이터 비율을 결정함에 있어서, 데이터 모듈에 결합된 프로세서의 연루에 최한이다. 프로세서는 비동기 인터페이스가 입수되는 데이터 비율을 결정하고 상기 비율에 미치하는 것을 초기에 요한다. 상기 비율이 비동기 인터페이스에 의해 결정되고 매치된 후에, 프로세서는 재생된 기호와 새로운 데이터 비율을 다시 처리한다. 비동기 인터페이스가 입수되는 데이터 비율에 결정하고 매치하는 동안에, 프로세서는 다른 작업에 대해 부담이 없다.
작동시, 비동기 인터페이스는 정상 카운트 다운 모드로부터 보드 비율 카운터를 데이터 속도 결정 모드로 전환시키므로써 시작 비트의 속도와 데이터 비율을 측정한다.
정상 작동시, 데이터 모듈에 의해 수신된 데이터의 속도가 공지된때 보드 비율 키운터는 공지된 보드 비율의 16배로 고속도 클럭의 카운트를 감소하며 수신된 데이터의 각 기호내 각 비트의 중간을 샘플하기 우해 상기 카운트를 이용한다. 터미널에 의해 전송되고 데이터 모듈에 의해 수신되는 데이터의 속도가 결정될 때, 보드 비율 카운터는 제로와 같이 예정된 카운트에서 준비 동작하고 제 1기호의 시작 비트의 초기에 활성화된다. 논리 레벨 1대 0 천이가 발생할 때, 시작 비트의 선단부를 나타내며, 상기 보드 비율 카운터는 고속도 클럭으로부터 펄스를 카운팅하기 시작하며 논리 레벨이 0대 1 천이가 발생할때까지 계속해서 증가하며, 시작 비트의 단부와 제 1데이타비트의 초기를 나타낸다. 상기 점에서 카운터는 금지되고 보드 비율을 반사하는 자체 카우트는 상대 레지스터로 로드되어서, 프로세서가 새로운 보드 비율을 판독하게 한다. 보드 비율 카운터는 지금 예정된 데이터 속도의 16배의 클럭을 발생시키기 위해 자체의 정상 카운트 다운 모드로 반송된다. 초기에 기호의 잔여 비트 뿐만 아니라 상기 연속적인 기호는 상기 새로운 비율로 모두 재생된다.
본 발명과 작동 모드는 첨부된 도면을 참조로 상세히 설명하므로 더 명확히 이해할 것이다.
제 1 도는 참조하면, 본 발명에 따라서 데이터 전화같은 데이터 모듈(도시안됨)과 직렬 비동기 주변장치(136)간에 통신 링크를 제공하기 위한 비동기 인터페이스의 블록도를 나타낸다. 비동기 인터페이스에 접속되고 상호 작용하는 프로세서(130)는 데이터 모듈내에 포함된. 프로세서(130)은 인텔 코포레이션으로부터 입수가능한 8088 마이크로 프로세서와 같은 다수의 프로세서중의 하나이다.
상기 비동기 인터페이스의 작동은 부분적으로 전형적인 보편 비동기 수신기 송신기(UART)의 작동과 유사하다. UART는 공지된 기술이며 존 이, 맥나마라의 "데이타 통신의 기술 특징"(1977년, 디지털 장치 코포레이션)에 기술된다.
도시된 바와 같이, 비동기 인터페이스는 송신 및 수신 제어 레지스터(120), 제어 인터페이스(110), 인터럽트 제어(115), 상태 레지스터(111), 프로세서 인터페이스(125) 및 보드 비율 발생기(200)을 구비한다. 송신 시프트 레지스터(310) 및 수신 시프트 레지스터(410)가 비동기 인터페이스에 포함되고 또한 송신 선입-선출(FIFO) 데이터 레지스터(330)와 수신 FIFO 데이터 레지스터(430)도 포함된다. 프로세서(130)로부터 제어정보에따라서, 마이크로 프로세서 인터페이스(125)는 상태 레지스터(111), 제어 레지스트(120), 송신FIFO 데이터 레지스터(330) 및 수신 FIFO 데이터 레지스터(430)의 판독 및 기록을 제어한다. 상태 레지스터(111)는 송신 클리어(GS) 출력 라인(103)과 송신 요구(RTS) 입력 라인(102)를 통해 비동기 주변장치(136)에 인터페이스하는 상태 인터페이스(110)의 상태를 판독한다.
인터럽트 제어(115)는 인터럽트 제어 라인(101)을 통해 상태를 프로세서(130)에 곧바로 매칭하는 송신, 수신 및 속도의 변화를 제공한다. 상기 인터럽트 제어(115)는 제어 인터페이스(110)가 라인(102)의 유도 상태 변화를 갖을 때 프로세서(130)에게 통지한다.
데이터 모듈로부터 데이터는 프로세서(130)으로부터 프로세서 인터페이스9125)와 FIFO 데이터 레지스터(330)을 통해 송신 시프트 레지스터(310)에 결합된다. 송신 시프트 레지스터(310)는 송신 데이터(TXD) 라인(301)을 통해 비동기 주변 장치(136)에 데이터를 제공한다. 비동기 주변 장치(136)로부터 데이터는 수신데이타(RXD) 라인(401)을 통해 수신 시프트 레지스터(410)에 의해 수신된다. 수신 데이터는 수신 FIFO 데이터 레지스터(430) 및 마이크로 프로세서 인터페이스(125)를 통해 프로세서(130)에 결합되여서 데이터 모듈이 된다.
수신 FIFO 데이터 레지스터(430)로부터 프로세서(130)에 의해 판독되고 송시 FIFO 데이터 레지스터(330)내로 기록되어진 데이터 양을 결정하기 위하여, 상태 레지스터(111)는 상기 레지스터 각각에 저장된 데이터 양을 모니터하며, 프로세서(130)에 상기 정보를 제공한다. 공동 클럭(135)은 프로세서(130) 및 라인(209)으로 보드 비율 발생기(200)을 통해 비동기 인터페이스에 타이밍 정보를 제공한다.
제 2 도를 참조하면, 보드 비율 발생기(200)처럼 제 1 도 장치의 사용에 적합한 회로를 도시한다. 상기 회로는 보드 비율 데이터 레지스터(201), 11 비트 카운터(202), 보드 비율 세이 회로(203), 프리스케일러(204) 및 셀렉터 스윗치(205)를 구비한다. 보드 비율 발생기 회로는 두 개의 작동 모드가 있는데, 보드 비율의 16배인 클럭 신호를 발생시키는 정상 작동 모드와 비동기 주변 장치로부터 직렬 입력 스트립 내 데이터의 송신비가 결정되는 속도 매칭 모드가 있다.
정상 작동시, 제 1 도에 도시된 프로세서(130)는 보드 비율을 세팅하는 라인(210)을 통해 보드 비율 데이터 레지스터(201)에 카운트를 결정하는 11 비트 비율을 기록하므로써 곧바로 보드 비율을 제어한다. 상기 작동 상태에 대해, 프로세서(130)는 상태 레지스터(111)를 통해 라인(209)으로 정상 작동 온/오프 제어비트를 ON 상태로 기록한다. 상기 제어 비트는 주어진 카운트가 도달되면 11 비트 카운터(202)를 차례로 리세트하는 보드 비율 제어 회로(203)에 의해 수신되며 셀렉터 스윗치(205)가 라인(209)으로 마스크 클럭 입력을 직접 11 비트 카운터(202)에 결합되게 한다. 상기 작동 모드에서 11 비트 카운터(202)는 프로세서(130)에 의해 제공된 예정된 11 비트 카운터에 카운트 업되게 하며 보드 비율 데이터 레지스터(201)에 저장된다.
상기 카운트가 도달될때마다, 예정된 수신 데이터 비율의 16배인 클럭 스트로보(strobe)는 제어 회로(203)로부터 라인(206)에 제공된다. 상기 클럭 스트로보는 제 4 도의 수신 시프트 레지스터(410)내의 수신된 데이터를 샘플하기 위해 사용되며 또한 제 3 도의 송신 시프트 레지스터(310)내의 송신을 위한 데이터를 클럭 아웃하기 위해 사용되며, 다음에 더 상세히 기술한다. 카운트가 도달될때마다, 제어 회로(203)는 11 비트 카운터(202)를 리세트하며 사이클은 반복된다.
속도 매칭이 바람직할 때, 프로세서(130)는 라인(207)으로 온/오프 제어 비트를 OFF상태로 기록한다. 이것은 제어 회로(203)가 예정된 카운트에 11 비트 카운팅(202)를 프로세트하게 하며 셀렉터 스윗치(205)를 통해 11 비트 카운터의 클럭 입력 경로내에 프리스케일러(204)를 삽입한다. 속도 매칭 상태는 속도 매칭 산태 라인(208)을 통해 프로세서(130)에 제공된다. 프리스케일러(16)는 정확한 보드 비율이 보드 비율 데이터 레지스터(201)내로 로드되도록 11 비트 카운터(202)에 대한 클럭 입력을 16만큼 감소시킨다. OFF 상태일 때 라인(207)으로 온/오프 제어 비트는 제어 회로(203)에게 정상 작동시와 같이 11 비트 카운터(202)를 리세팅하는 것을 금지시킨다.
입수되는 데이터의 속도 매칭은 직렬 입력 스트림 데이터의 시작 비트의 지속 기간을 측정하는 보드 비율 발생기 회로에 의해 수행된다. 적절한 작동을 위해, 최하위 비트 즉, 제 1 수신된 기호내에 제 1 수신된 데이터 비트는 논리 1이다. 이것은 캐리지 반송을 포함하는 다수의 기호에 의해 제공된다.
제 4 도에 도시된 수신기부의 시작 비트 검출 회로(411)로부터 입력에 대해 이후에 기술할 것이며, 시작 비트의 지속 기간이 결정된다. 논리 1대 0 천이가 발생할 때, 시작 비트의 선단부를 나타내며 시작 비트 검출 회로(411)는 라인(212)를 통해 보드 비율 제어 회로(203)에 신호 지시를 제공한다. 그리고 논리 0대 1 천이가 발생할 때, 시작 비트의 후단부를 나타내며, 상기 천이를 나타내는 신호는 상기 동일한 라인(212)를 통해 보드 비율 제어 회로(203)에 제공된다.
시작 비트 신호의 초기가 보드 비율 제어 회로에 제공될 때, 상기로는 프리스케일러(204)에 의해 제공된 클럭비로 11 비트 카운터(202)가 카운트를 시작하게 한다. 상기 카운터(202)는 시작 비트의 단부가 카운터(202)를 방해하는 제어 회로(203)에 의해 수신될때까지 계속해서 카운트한다. 11 비트 카운터 (202)내에 포획된 카운트 보드 비율 데이터 레지스터(201)로 로드되고 새로운 보드 비율은 라인(210)를 통해 프로세서(130)에 의해 판독된다. 보드 비율 제어 회로(203)는 예정된 데이터 비율의 16배 클럭을 발생하도록 11 비트 카운터(202)를 정상 카운팅 모드에 배치하며, 초기 기호내 잔여 비트 뿐만 아니라 데이터 스트림내 연속적인 기호는 상기 새로운 배율로 재생된다. 초당 300비트와 초당 19.2K 비트간의 데이터 비율은 상기 보드 비율 발생기 회로에 쉽게 매치된다.
속도 매칭 동안 너무 과다한 데이터가 카운터(202)내로 입수된다면, 상기 카운터는 과잉될 것이며 상기에러 조건을 반사하는 프로세서(130)에 라인(211)으로 과잉 신호를 제공한다. 상기 신호는 제 1 도에 도시된 인터럽트 제어(115)를 통해 프로세서(130)에 제공된다.
제 3 도에 도시된 것은 동기 인터페이스의 송신기부의 블록 다이아그램이다. 데이타 모듈에서 비동기 주변장치(136)까지 송신을 위한 데이타는 제 1 도에 도시된 마이크로 프로세서(125)를 통해 프로세서(130)에서 송신 데이타 레지스터(336)에 결합되고 여기에 데이타가 저장된다. 상기 데이타 레지스터로부터 상기 데이타는 텅빈 다중 송신 레지스터(331 내지 333)의 각각에 대한 바이트의 데이타를 기록하는 스티어링 논리 회로(335)에 결합된다. 상기 송신 레지스터(331 내지 334)는 제 1 도에 도시된 송신 FIFO 데이타 레지스터(330)을 구비한다. 상기 데이타 기록 순서는 텅빈 다중 송신 레지스터중 최하위 비트에 기록하는 것이다. 그 다음에 제 2 의 최하위 비트에 기록하는 등이다.
송신 인터럽트 제어(116)는 제 1 도에 도시된 인터럽트 제어(115)의 일부이며 라인(101)를 통해 비동기 주변장치에서 프로세서(130)까지 송신 인터럽트 신호를 제공한다. 상기 제어(116)는 다수의 텅빈 송신 레지스터를 모니터하도록 프로세서(130)을 인에이블하기 위한 상태 라인(112)를 제공하며 이것에 의해 그때 데이타의 한 바이트 이상으로 기록된다.
제 1 도의 제어 레지스터(120)로부터 송신 인터럽트 상태 제어 신호는 송신 레지스터(331 내지 334)를 제어하도록 라인(121)을 통해 송신 인터럽트 제어(116)에 결합된다. 데이타가 최하위 송신 레지스터에 도달될때까지 상위 송신 레지스터에 기록된 데이타는 다음의 상위 송신 레지스터에까지 리플한다. 예를 들면 송신 레지스터(334)에 기록된 데이타는 송신 시프트 레지스터(310)에 결합된다. 또한 패리티 발생기(313)는 제어 레지스터(120)에 응답한다. 라인(124)를 통한 제어 레지스터(120)로부터 입력에 대해서, 상기 발생기는 적절한 패리티를 발생하며 8 비트 송신 시프트 레지스터(310)의 최상위 비트내로 입력을 로드한다.
클럭 및 제어 회로(312)는 정지/시작 비트 발생기(311)을 통해 송신 시프트 레지스터(310)에서 직렬 송신 데이타 출력 라인(301)에 데이타를 클럭한다. 클럭과 제어 회로(304)로부터 송신 데이타를 제어하기 위한 일반적인 인에이블 신호는 송신 인에이블(TXEN)처럼 라인(304)를 통해 프로세서(130)에 의해 제공된다. 클럭 및 제어 회로(312)에 라인(206)으로 16배 보드 비율 제어 신호는 보드 비율 발생기(200)로부터이며 라인(301)으로 송신 요구/송신 클리어 모드 제어 회로(113)로부터 출력은 송신 데이타에서 조절 및 클럭킹을 위한 클럭 및 제어 회로(312)에 모드 제어 신호를 제공한다.
클럭 및 제어 회로(312)의 제어하에, 정지/시작 비트 발생기(311)는 데이타 바이트의 초기에서 시작 비트를 발생하며 또한 데이타 바이트의 단부에서 정치 비트를 발생한다. 하나 또는 두 개 정지 비트는 선택 가능하다. 브레이크 발생은 적어도 10개 연속 비트 주기를 위해 TXD 라인(301)에 논리 레벨을 가하는 브레이크 발생기(122)를 통해 수행된다. 상기 브레이크 발생 신호는 제 1 도에 도시된 제어 레지스터(120)에 의해 제어된다.
모드 제어 회로(113)는 제 1 도의 제어 인터페이스(110)의 일부이며 RTS 라인(102)와 CTS 라인(103)를 통해 비동기 주변 장치에 인터페이스한다. 상기 제어 회로의 모드 라인(104)를 통해 제어 레지스터(120)에 의해 제공된 상태 비트에 의해 제어된다. 비동기 인터페이스가 데이타 터미널 장치(DTE) 모드에서 작동하는 비동기 주변 장치에 접속될 때 제어 모드 회로(113)는 데이타를 TXD 출력 라인(301)으로 전송되게하는 비동기 주변 장치에 접속될 때 제어 모드 회로(113)는 데이타를 TXD 출력 라인(301)으로 전송된게 하는 비동기 주변 장치에 나타낸 바와 같이 CTS 출력 라인(103)을 이용한다. 비동기 주변 장치가 라인(301)으로 상기 직렬 데이타를 받아들일 때, 비동기 주변 장치는 RTS 입력 라인(102)으로 논리 0 레벨을 제공한다. 송신 시프트 레지스터(301)의 상기 데이타는 정지/시작 비트 발생기(311)를 통해 출력 라인(301)으로 시프트 아웃시킨다.
제 4 도를 참조하면, 동기 인터페이스의 수신기부의 블록 다이아그램을 나타낸다. 비동기 주변 장치로부터 데이타는 비동기 인터페이스에 의해 라인(401)을 통해 수신되고, 시작 비트 검출기(411)와 보우팅 회로(412)를 통해 수신기부내로 결합된다. 시작 비트 검출기(411)는 앞서 기술한 바와 같이 보드 비율 발생기(200)에 시작 비트의 지속 기간에 대한 정보를 제공한다. 또한 시작 비트 검출기는 클럭 및 제어 회로(415)에 시작 비트에 대한 정보를 제공한다. 다음에 상기 클럭 및 제어 회로(415)는 수신된 입력 데이타를 샘플링하기 위한 보우팅 회로(412)에 세 클럭 스트로보를 제공한다. 상기 샘플링은 수신기부의 노이즈 면역을 증가시키기 위해 결합된다. 상기 세 클럭 스트로보에 대해, 보우팅 회로(412)는 중단 비트 주기내에서 3배의 수신 데이타 비트를 샘플한다. 예를 들면, 두 개 제로 논리 레벨과 한 개 논리 레벨이 측정됐다면, 논리 제로는 선택된 입력처럼 보우팅 회로(412)로부터 수신 시프트 레지스터(410)에 결합된다. 클럭 및 제어(415)을 위한 입력 타이밍은 보드 비율 발생시(200)로부터 라인(406)으로 16배의 보드 비율 클럭 신호로 제공된다.
상기 데이타가 적절하게 시프트되고 수신 시프트 레지스터(410)로 로드된 후에, 데이타는 최하위 수신 레지스터(431)로 시작하는 다중 수신 레지스터(431)에 바이트로 전송된다. 상기 레지스터는 제 1 도에 도시된 수신 FIFO 데이타 레지스터(430)를 구비한다. 상기 데이타는 수신 레지스터(432, 433, 434, 435 및 436)을 통해 사이클되며, 스티어링 논리(437)에 결합된다. 상기 스티어링 논리(437)는 수신 레지스터로부터 최상위 데이타 바이트를 끌어내며 최상위 데이타 바이트를 수신 데이타 레지스터(438)에 접속한다. 상기 레지스터는 수신 데이타 레지스터(438)를 프로세서 인터페이스 블록(125)에 결합하는 라인(123)을 통해 프로세서(130)에 의해 판독된다. 로드 제어(422)는 수신 시프트 레지스터(410)로부터 데이타의 로딩을 제어하며 데이타를 다중 수신 레지스터(431 내지 436)내로 클럭한다. 상기 로드 제어(422)는 브레이크 신호가 검출되는지 간에 로딩을 디스에이블 하도록 브레이크 검출 비트(431)에 접속된다. 상기 로드 제어는 또한 프레임 에러 조건에 대한 수신 데이타를 시험하고 프레임 에러가 발생된다면 에러 비트 신호를 발생하는 시작/정지 프렘임 검출(414)에 접속된다.
수신 언에이블 회로(420)는 데이타가 수신 시프트 레지스터(410)에서 다중 수신 레지스터(431 내지 436)까지 로드될 때 마스터 수신 언에이블 제로로써 사용된다. 송신 요구/송신 클리어 모드 제어 회로(114)는 수신 인에이블 회로에 입력을 제공한다. 모드 제어 회로(114)는 제 1 도의 제어 인터페이스의 일부이며 RTS 라인(102)과 CTS 라인(103)을 통해 비동기 주변 장치에 인터페이스 한다. 또한 상기 보드 제어(114)는 수신 인에이블 회로(420)에 제어 입력을 제공한다.
DCE모드가 선택될 때, 라인(102)으로 RTS 신호는 입력되고 비동기 주변 장치를 비동기 인터페이스에 접속한다. 비동기 주변 장치가 비동기 인터페이스에 데이타 송신을 요구할 때, 비동기 주변 장치는 RTS 입력 라인(102)으로 논리 제로 레벨을 제공한다. 만일 다중 수신 레지스터(431 내지 436)이 충분하기 못하다면, 상기 지시는 수신 인터럽트 제어(117)에 의해 제공되며 상기 수신부가 라인(403)으로 인에이블 신호에 의해 반사된 것처럼 인에이블되며, 제어 회로(114)로부터 GS 출력 라인(103)은 비동기 인터페이스의 수신기부에 송신이 발생되도록 비동기 주변 장치에 논리 제로 지시를 진행한다. 수신 인터럽트 제어(117)는 제 1 도에 도시된 인터럽트 제어(115)의 일부이다. 제 1 도에 도시된 인터럽트 제어(115)의 일부이다. 제 1 도에 도시된 인터럽트 제어(115)의 일부이다. 상기 다중 수신 레지스터(431 내지 436)가 데이타가 충분하다면, CTS 출력 라인(103)은 적어도 한 레지스터가 유용할때까지 인이에이블 되지 않을 것이다. 수신 인터럽트 제거(117)는 라인(101)을 통해 수신 인터럽트 조건의 프로세서(130)에 지시한다. 제어 레지스터(120)로부터 상기 인터럽트는 수신 인터럽트 제어 라인(405)을 통해 인터럽트 제어(107)에 제공된다. 상태 비트라인(407)은 상태 레지스터(111)에 접속되고 수신기부에 관한 상기 레지스터 상태 정보 제공을 위해 사용된다.
어떤 다른 제어 신호는 데이타 처리를 개선하기 위해 비동기 인터페이스에서 발생시킨다. 라인(406)으로 상태 신호는 많은 수신 기호가 수신 레지스터(432 내지 436)에 어떻게 존재하는가를 다중 판독이 폴링(polling)동안에 시간을 보유하도록 프로세서(130)에 의해 만들어질 수 있도록 상태 레지스터(111)에 정보를 제공한다. 만일 인터럽트가 인에이블된다면, 인터럽트 제어(117)는 특정한 수신 인터럽트 조건이 발생되게 라인(101)을 통해 프로세서(130)에 지시한다. 라인(104)으로 브레이크 비트 검출(421)은 브레이크가 검출되었는가를 프로세서(130)에 지시한다. 패리티 체크(423)는 제어 레지스터(120)내의 수신된 패리티 대 선택된 패리티를 비교한다. 상기 정보는 에러 비트로써 시작/정지 프레임 검출(414)로부터 오버런 또는 프레임 에러 검출 조건에 따라 사용되고 수신 레지스터(431 내지 436)을 통해 수신 데이타 워드를 따른다. 또한 패리티 정보는 라인(409)를 통해 상태 레지스터(111)에 제공되고 여기에서 이것은 요구된 것처럼 판독한다.
만일 상기 수신기가 인에이블되고 DEC 모드가 에어 회로(114)내에 선택되지 않았다면, 수신 FIFO 오버런 조건은 프로세서(130)가 그들중 하나를 판독하기 전에 7개 이상의 데이타 바이트가 수신된다면 발생 가능하다. 상기 조건이 발생된다면, 상기에 대한 조건은 제어 라인(408)을 통해 상태 레지스터(111)에 제공된다. 부가하면, 다중 수신 레지스터(431 내지 436)에 데이타 바이트의 수는 라인(407)을 통해 수신 인터럽트 제어(117)와 상태 레이즛터(111)에서 프로세서(130)까지 제공될 것이다.
비동기 인터페이스의 변형은 가능하며 상기 기술의 술연자에 의해 본 발명의 원리 및 범주에 벗어남 없이 실행되는 것은 명백하다. 그러므로 첨부된 청구 범위의 범주내에서 본 발명은 상술된 것과 다르게 실행할 수도 있다.

Claims (12)

  1. 데이타 모듈과 직렬 비동기 주변 장치간에 데이타를 결합시키기 위한 비동기 인터페이스에 있어서, 데이타 모듈로부터 제어 신호에 응답하는 제어 수단(203), 직렬 비동기 주변 장치로부터 직렬 비동기 데이타 스트림을 수신하기 위한 수단(200, 410 및 430), 비동기 인터페이스에 직렬 비동기 주변 장치에 의해 전송되는 직렬 비동기 데이타 스트림의 데이타 수신 비율을 결정하기 위한 수단(200) 및, 시작 비트 주기의 반사 비율로 수신하기 위한 수단을 수신하는 데이타 스트림을 재조사하기 위해 제어 수단과 카운팅 수단에 응답하는 비율 전환 수단을 구비하고, 상기 비동기 인터페이스는 데이타 모듈로부터 제어 신호에 응답하여 구성할 수 있으며, 상기 수신 수단은 샘플링을 위한 클럭 소스를 제공하고 비동기 인터페이스에 인터럽트의해 수신되는 데이타내 각 비트의 1 또는 0 상태를 결정하기 위한 제 1형태로 작동하는 카운팅 수단을 포함하고, 상기 결정 수단은 제어 수단에 의해 재구성되고 제 1 수신된 기호내 시작 비트 주기의 지속 기간을 측정하기 위한 제 2 구성내에서 작동하는 카운팅 수단을 포함하며, 상기 카운팅 수단은 시작 비트 주기의 반사하는 카운트 증가시키고 제공하는 것을 특징으로 하는 데이타 전송 비율 검출 장치.
  2. 제 1 항에 있어서, 클릭 소스를 제공하기 위해 제 1 구성내에서 작동하는 상기 카운팅 수단은 시작 비트 주기의 초기를 감지하기 위해 시작 비트 검출기(411)을 구비하는 것을 특징으로 하는 데이타 전송 비율 검출 장치.
  3. 제 1 항에 있어서, 클릭 소스를 제공하기 위해 제 1 구성내에서 작동하는 상기 카운팅 수단은 시작 비트 주기의 초기를 감지하기 위해 시작 비트 검출기(411)을 구비하는 것을 특징으로 하는 제이타 전송비율 검출 장치.
  4. 제 3 항에 있어서, 제어 수단에 의해 재구성되고 제 2 구성내에서 작동하는 상기 카운팅 수단은 카운팅 수단에 의해 제공된 시작 비트 주기를 곧바로 반사하도록 감소된 주파수를 클럭 소스를 제공하기 위해 장치된 프리스케일러(204)를 구비하는 것을 특징으로 하는 데이타 전송 비율 검출 장치.
  5. 제 4 항에 있어서, 상기 직렬 비동기 데이타 스트림은 제 1 수신된 기호내 제 1 데이타 비트가 한 상태에서 발생하도록 장치된 것을 특징으로 하는 데이타 전송 비율 검출 장치.
  6. 제 1 항에 있어서, 외부 처리 수단에 인터페이스 하기 위한 수단을 구비하고, 상기 처리 수단은 비동기 주변 장치로부터 데이타 수신 비율이 결정될때마다 제어 수단을 재구성하기 위해 제어 수단에 제어 신호를 제공하며, 상기 비율 전환 수단은 비동기 주변 장치로부터 데이타 수신 비율을 반사하는 처리 수단에 상태 신호를 제공하는 것을 특징으로 하는 데이타 전송 비율 검출 장치.
  7. 데이타 모듈과 직렬 비동기 주변 장치간에 데이타를 결합시키기 위한 방법이 있어서, 상기 방법은 데이타 모듈로부터 제어 신호에 응답하는 제어기(203)를 제공하는 단계, 직렬 비동기 주변 장치로부터 직렬 비동기 데이타 스트립을 수신하는 단계, 비동기 인터페이스에 대한 직렬 비동기 주변 장치에 의해 전송되는 직렬 비동기 데이타 스트림의 데이타 수신 비율을 결정하는 단계 및, 샘플링을 위해 클럭 소스를 제공하기 위해 제 1 구성내에서 작동하고 시작 비트 주기의 반사 비율로 데이타를 수신하기 위해 재구성되도록 카운터를 재조사하는 단계를 구비하고, 비동기 주변 장치로부터 데이타는 데이타 모듈로부터 제어 신호에 응답하여 비동기 인터페이스를 구성 가능하게 하며, 상기 수신 단계는 샘플링을 위해 클럭 소스를 제공하기 위한 제 1 구성내에서 카운터(202)를 작동하고 비동기 인터페이스에 의해 수신되는 데이타 각 비트의 1 또는 0 상태를 결정하는 것을 구비하고, 상기 결정 단계는 제어기에 으해 재구성괸 카운터를 지속 기간을 측정하기위한 제 2구성내에서 작동하는 것을 구비하며, 상기 카운터는 시작 비트 주기의 카운트 반사를 증가시키고 제공하는 것을 특징으로 하는 데이타 전송 비율 검출 방법.
  8. 제 7 항에 있어서, 클럭 소스를 제공하기 위해 제 1 구성내에서 작동하는 상기 카운터는 시작 비트 주기의 초기를 감지하기 위한 시작 비트 검출기(411)을 포함하는 것을 특징으로 하는 데이타 전송 비율 검출방법.
  9. 제 7 항에 있어서, 제어기에 의해 재구성되고 시지가 비트 주기의 지속기간을 특정하기 위해 제 2 구성내에서 작동하는 상기 카운터는 시작 비트 주기의 초기 및 단부를 감지하기 위해 구성된 시작 비트 검출기(411)을 포함하는 것을 특징으로 하는 데이타 전송 비율 검출 방법.
  10. 제 9 항에 있어서, 제어기에 의해 재구성되는 제 2 구성내에서 작동하는 상기 카운터는 상기 카운팅 수단에 의해 제공된 카운트가 시작 비트 주기를 곧바로 반사하도록 감소된 주파수 클럭 소리를 제공하기 위해 장치된 프리스케일러(204)를 포함하는 것을 특징으로 하는 데이타 전송 비율 검출 방법.
  11. 제 10 항에 있어서, 제 1 수신된 기호내에 제 1 데이타 비트가 한 상태에서 발생하도록 직렬 비동기 데이타 스트림을 장치하는 단계를 구비하는 것을 특징으로 하는 데이타 전송 비율 검출 방법.
  12. 제 7 항에 있어서, 외부 프로세서(130)에 인터페이스하는 단계를 구비하고, 상기 프로세서는 비동기 주변 장치로부터 데이타 수신 비율이 결정되는지 간에 제어기를 재구성하기 위해 제어기에 제어 신호를 제공하며, 상기 재조사 단계는 비동기 주변 장치로부터 데이타 수신 비율을 반사하는 프로세서에 상태 신호를 제공하는 것을 특징으로 하는 데이타 전송 비율 검출 방법.
KR1019880002156A 1987-03-02 1988-03-02 데이타 전송 비율 검출 방법 및 장치 KR910003393B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/020,483 US4761800A (en) 1987-03-02 1987-03-02 Method and apparatus for detecting a rate of data transmission
US020483 1987-03-02

Publications (2)

Publication Number Publication Date
KR880012044A KR880012044A (ko) 1988-10-31
KR910003393B1 true KR910003393B1 (ko) 1991-05-28

Family

ID=21798862

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002156A KR910003393B1 (ko) 1987-03-02 1988-03-02 데이타 전송 비율 검출 방법 및 장치

Country Status (10)

Country Link
US (1) US4761800A (ko)
EP (1) EP0281307B1 (ko)
JP (1) JPS63228844A (ko)
KR (1) KR910003393B1 (ko)
CN (1) CN1009893B (ko)
AU (1) AU584002B2 (ko)
CA (1) CA1287905C (ko)
DE (1) DE3889142T2 (ko)
ES (1) ES2051295T3 (ko)
HK (1) HK1095A (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241660A (en) * 1986-10-30 1993-08-31 National Semiconductor Corporation Buffered asynchronous communications element with receive/transmit control and status reporting
US4823312A (en) * 1986-10-30 1989-04-18 National Semiconductor Corp. Asynchronous communications element
US5228129A (en) * 1987-04-01 1993-07-13 Digital Equipment Corporation Synchronous communication interface for reducing the effect of data processor latency
US5267263A (en) * 1987-04-23 1993-11-30 Cq Computer Communications, Inc. Method and apparatus for interfacing synchronous data devices over an asynchronous communications channel
US5230071A (en) * 1987-08-13 1993-07-20 Digital Equipment Corporation Method for controlling the variable baud rate of peripheral devices
JPH0821914B2 (ja) * 1987-09-30 1996-03-04 岩崎通信機株式会社 終端装置
US5008902A (en) * 1989-01-25 1991-04-16 International Business Machines Corp. Automatic baud rate detection
JPH0357349A (ja) * 1989-07-26 1991-03-12 Fujitsu Ltd 回線速度検出方式
EP0419959B1 (de) * 1989-09-29 1996-04-03 Siemens Aktiengesellschaft Schaltungsanordnung zum Überprüfen der Einhaltung festgelegter Übertragungsbitraten bei der Übertragung von Nachrichtenzellen
US5072407A (en) * 1990-01-08 1991-12-10 Gandalf Technologies, Inc. Serial data rate detection method and apparatus
US5052025A (en) * 1990-08-24 1991-09-24 At&T Bell Laboratories Synchronous digital signal to asynchronous digital signal desynchronizer
DE69027531D1 (de) * 1990-09-28 1996-07-25 Ibm Datenübertragungseinheit (DCE) mit einer durch ein Verarbeitungsmittel gesteuerten Taktgeberanordnung
JPH04287458A (ja) * 1991-03-18 1992-10-13 Fujitsu Ltd シリアルインターフェースの伝送速度制御方式およびデータ伝送を行う装置
JP2641999B2 (ja) * 1991-05-10 1997-08-20 日本電気株式会社 データ・フォーマット検出回路
FI89432C (fi) * 1991-06-26 1993-09-27 Nokia Mobile Phones Ltd Genering av en klockfrekvens i ett smart card graenssnitt
FR2691317B1 (fr) * 1992-05-15 1995-05-19 Sgs Thomson Microelectronics Procédé d'adressage automatique dans une installation, notamment une installation domestique.
US5627858A (en) * 1992-07-20 1997-05-06 Telefonaktiebolaget L M Ericsson Multi-channel autobauding circuit
US5682554A (en) * 1993-01-15 1997-10-28 Silicon Graphics, Inc. Apparatus and method for handling data transfer between a general purpose computer and a cooperating processor
US5838748A (en) * 1993-02-24 1998-11-17 Star Dynamic Corp. Communication interface between computer and synchronous digital telephone line employing asynchronous data transmission format and having enhanced reliability
FR2704663B1 (fr) * 1993-04-29 1995-06-23 Sgs Thomson Microelectronics Procédé et dispositif de détermination de la composition d'un circuit intégré.
US5379327A (en) * 1993-07-13 1995-01-03 Multi-Tech Systems, Inc. Synchronous-to-asynchronous converter
US5416480A (en) * 1994-04-08 1995-05-16 Interactive Process Controls Corp. Analog interface circuits for process controllers and process monitors
JPH07321875A (ja) * 1994-05-27 1995-12-08 Mita Ind Co Ltd データ受信制御装置
US6061411A (en) * 1995-12-22 2000-05-09 Compaq Computer Corporation Method and apparatus for synchronizing a serial bus clock to a serial bus function clock
US5715176A (en) * 1996-01-23 1998-02-03 International Business Machines Corporation Method and system for locating a frame position in an MPEG data stream
US6049888A (en) * 1996-03-04 2000-04-11 Scanning Devices, Inc. Method and apparatus for automatic communication configuration
US5835388A (en) * 1996-03-26 1998-11-10 Timex Corporation Apparatus and method for optical transmission of serial data using a serial communications port
US5903775A (en) * 1996-06-06 1999-05-11 International Business Machines Corporation Method for the sequential transmission of compressed video information at varying data rates
JP2954048B2 (ja) * 1996-11-19 1999-09-27 山形日本電気株式会社 ボーレート生成回路
US6084934A (en) * 1997-03-06 2000-07-04 International Business Machines Corporation Natural throttling of data transfer across asynchronous boundaries
KR19990010391A (ko) * 1997-07-16 1999-02-18 윤종용 휴대폰과 외부장치간의 데이터 전송률을 중재하는 장치 및 방법
US6198785B1 (en) 1997-09-29 2001-03-06 Lucent Technologies Inc. Autobaud rate detection and adjustment
US6097716A (en) * 1997-12-12 2000-08-01 Lucent Technologies Inc. Rate detection for multi-rate communications
US6683590B1 (en) 1998-03-20 2004-01-27 The University Of Hong Kong Tricolor LED display system having audio output
US7031333B1 (en) * 1998-06-02 2006-04-18 Cisco Technology, Inc. Reduced pin count media independent interface
US6385208B1 (en) * 1998-06-02 2002-05-07 Cisco Technology, Inc. Serial media independent interface
US6816934B2 (en) * 2000-12-22 2004-11-09 Hewlett-Packard Development Company, L.P. Computer system with registered peripheral component interconnect device for processing extended commands and attributes according to a registered peripheral component interconnect protocol
DE10121912C2 (de) * 2001-05-05 2003-05-22 Phoenix Contact Gmbh & Co Verfahren zur zentralen Datenraten-Einstellung in einer Datenübertragungsanlage sowie Vorrichtung zur zentralen Datenraten-Einstellung
US6944248B2 (en) * 2001-05-17 2005-09-13 Bluebrook Associates Llc Data rate calibration for asynchronous serial communications
DE10232988B4 (de) * 2002-07-19 2007-11-22 Infineon Technologies Ag Verfahren und Vorrichtung zur getakteten Ausgabe asynchron empfangener Digitalsignale
US7062003B2 (en) * 2002-09-27 2006-06-13 Texas Instruments Incorporated Self-tuning baud rate generator for UART applications
JP4198089B2 (ja) * 2004-05-21 2008-12-17 富士通マイクロエレクトロニクス株式会社 通信システム
GB0414793D0 (en) * 2004-07-01 2004-08-04 Ttp Communications Ltd Determining characteristics of communications signals
ES2752742T3 (es) * 2011-01-27 2020-04-06 Mitsubishi Electric Corp Dispositivo de interfaz de comunicación
JP2014056374A (ja) * 2012-09-12 2014-03-27 Renesas Electronics Corp 情報処理装置
CN104459369B (zh) * 2014-10-20 2017-05-17 北京工业大学 测量电信号在金属导线中传输速度的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001504A (en) * 1975-06-09 1977-01-04 International Business Machines Corporation Automatic terminal data rate selection
JPS5250101A (en) * 1975-10-20 1977-04-21 Toshiba Corp Start-stop synchronism control system
US4210777A (en) * 1978-06-15 1980-07-01 Frederick Electronics Corp. Pseudo-transparent stop bit generator
JPS57103546A (en) * 1980-12-18 1982-06-28 Nec Corp Baud rate setting system
JPS61134145A (ja) * 1984-12-05 1986-06-21 Toshiba Corp 通信速度設定装置
JPS61206339A (ja) * 1985-03-11 1986-09-12 Oki Electric Ind Co Ltd インタフエ−ス速度変換方式
JPS6229238A (ja) * 1985-07-29 1987-02-07 Mitsubishi Electric Corp 調歩同期式シリアルデ−タの送受信装置
JPS6245255A (ja) * 1985-08-22 1987-02-27 Nec Corp デ−タ受信方式

Also Published As

Publication number Publication date
AU1254688A (en) 1988-09-22
JPS63228844A (ja) 1988-09-22
CN1009893B (zh) 1990-10-03
CA1287905C (en) 1991-08-20
ES2051295T3 (es) 1994-06-16
EP0281307B1 (en) 1994-04-20
DE3889142T2 (de) 1994-09-15
KR880012044A (ko) 1988-10-31
EP0281307A2 (en) 1988-09-07
US4761800A (en) 1988-08-02
DE3889142D1 (de) 1994-05-26
CN88101112A (zh) 1988-09-28
AU584002B2 (en) 1989-05-11
HK1095A (en) 1995-01-13
EP0281307A3 (en) 1990-10-31

Similar Documents

Publication Publication Date Title
KR910003393B1 (ko) 데이타 전송 비율 검출 방법 및 장치
US5802153A (en) Apparatus and method for interfacing between a communications channel and a processor for data transmission and reception
US5619544A (en) Universal asynchronous receive/transmit circuit with flow control
US5371736A (en) Universal protocol programmable communications interface
US5654983A (en) Method and apparatus of operating data communications equipment in command mode and autobauding
US4542380A (en) Method and apparatus for graceful preemption on a digital communications link
EP0340613A1 (en) Integrated Modem which operates without a dedicated controller
US7079528B2 (en) Data communication method
US5812875A (en) Apparatus using a state device and a latching circuit to generate an acknowledgement signal in close proximity to the request signal for enhancing input/output controller operations
US5943505A (en) System for high speed data and command transfer over an interface where a non-maskable interrupt signal indicates either a write command or received data
US5159684A (en) Data communication interface integrated circuit with data-echoing and non-echoing communication modes
US6952739B2 (en) Method and device for parameter independent buffer underrun prevention
EP0496177A1 (en) Method of transmitting data by buffer chaining between a host computer and a communication controller
KR0149860B1 (ko) 정보 패킷 형태로 통신 매체에 데이터를 결합하는 장치 및 패킷 회로망을 통해 전송하는 데이터 처리방법
US6845274B2 (en) Communication port control module for lighting systems
US6768557B1 (en) Interface device, control method for the same, and data storage medium for recording the control method
KR100609781B1 (ko) 비동기식 직렬 데이터 인터페이스
US6952276B2 (en) Printer detecting data precisely in response to change in data transmission speed
US5721891A (en) Detection of N length bit serial communication stream
WO1988002888A1 (en) Data transfer system having transfer discrimination circuit
US4429382A (en) Microprocessor multiplexer method and apparatus for bisynchronous data
US6378017B1 (en) Processor interconnection
EP0180822A2 (en) Communication adapter for loop communications system
KR940007555B1 (ko) 망동기 장치의 td 버스 인터페이스 방법
KR20000026467A (ko) 비동기 데이터 통신 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070430

Year of fee payment: 17

EXPY Expiration of term