KR910002157B1 - 순차 주사 텔레비젼 장치 - Google Patents

Abstract

내용 없음.

Description

순차 주사 텔레비젼 장치

제1도는 본 발명을 구체화하는 텔레비젼 수상기의 블록선도.

제2도는 제1도의 수상기의 일부에 대한 상세한 블록선도.

* 도면의 주요부분에 대한 부호의 설명

34,36 : 가변 지연 장치 202 : 제1위상 검출기

204 : 제2위상 검출기

본 발명은 텔레비젼 장치에 관한 것으로 특히 표시된 영상의 수직 해상도를 효율적으로 증가시키는 "순차주사"를 사용하는 장치에 관한 것이다.

수평 주사 속도가 증가된 즉 2 배이며 각 비데오 라인이 두번 표시됨으로써 감소된 라인 구조 가시도 및 주관적으로 개선된 수직 해상도를 갖는 표시 영상을 제공하는 "순차식"주사 텔레비젼 수상기가 제안되어져 왔다. 통상의 순차 주사 수상기에서, 각 비데오 라인은 두 메모리중 한 메모리에 기억된다. 한 메모리가 표준 라인 속도로 입력 비데오 신호를 기록할때 다른 메모리는 표준 라인 속도의 두배로 두번 판독함으로써 한 표준 라인 간격내에 두개의 시간 압축된 비데오 라인을 제공한다. 메모리 출력은 메모리의 판독과 동기를 이루는 이중 수평 소인 속도를 갖는 표시 장치에 인가되어 비데오 신호의 표시 라인수를 2 배시킨다.

부가된 비데오 라인이 원시 주사 라인으로부터 보간되지 않은 순차 주사식 수상기의 실시예는 알. 에이. 디스쳐트(R. A. Dischert)씨에게 1983년 11월 15일자로 허여되었으며, 발명의 명칭이 "이중 수평 라인을 가진 텔레비젼 표시"인 미합중국 특허 제4,415,931호에 기술되어 있다. 부가 주사 라인이 원시 주사 라인으로부터 보간에 의해 얻어지는 이중 주사 주상기는 케이. 에이취, 파워즈(K. H. Powers)씨에게 1983년 8월 23일자로 허여되었으며 발명의 명칭이 "감소된 라인 주사 인위 구조를 갖는 텔레비젼 표시 시스템"인 미합중국 특허 제4,400,719호에서 기술되어 있다. 상기 특허에서 기재된 장치는 본 명세서에서 참조로써 기술되었다.

디지탈 신호 처리용 회로를 갖는 순차 주사식 수상기를 제공할때, 라인 기억용으로 랜덤 억세스 메모리(RAM)를 사용할 수 있다. 디지탈 신호 처리는 신호 샘플링(A/D 변환기에서), 메모리 어드레스 제어 및 다른 기능의 목적으로 통상 코히어런트(coherent)클럭을 사용한다. 색도 처리를 간략화하기 위해서, 클럭은 통상 색부반송파 주파수의 정수배로 위상 고정된다. NTSC 표준 비데오 신호에서, 메모리 기록 클럭 주파수는 통상색부반송파의 4배(4fsc) 또는 70nsec 주기의 약 14.3MHz가 되도록 선택된다. 이러한 클럭 주파수 및 약 63.5πsec의 표준 NTSC 라인 주기에서 메모리의 한 라인은 그러므로 "픽셀"(화상 소자)의 910개 비데오 샘플을 기억하기 위해 RAM 에 910개의 영역이 필요하게 된다. 이러한 메모리 필요조건은 NTSC표준하에서는 수평 라인당 정확하게 227.5 색부반송파 사이클이 존재하기 때문에 NTSC 표준 신호에서는 불변이다. 색부반송파 주파수의 4배(4fsc)로 행해진 D/A 변환으로, 라인당 정확하게 910개(4x227.5)픽셀이 존재한다. 메모리 판독 클럭이 기록 클럭 주파수에 정확히 2배인 동안은 생성된 "이중 속도"또는 "시간 압축"픽셀은 표시될때적당한 수평 간격 및 수직 정렬을 갖을 것이다.

이후 비표준 비데오 신호로서 참조되는 것을 표시하때 기술된 형의 순차 주사 시스템에서는 난해한 문제점이 존재한다는 것을 알 수 있다. 본원에서 사용된 바와같이, 비표준이란 용어는 색부반송파 주파수와 수평 라인 주파수와의 비가 특정된 방송용 표준(예를 들어 NTSC 표준에서 227.5)과 정확하게 일치되지는 않는 비데오 신호를 일컫는 것이다. 여기서, 예를들어, 비데오원이 디스크 플레이어, 비데오 카셋트 레코더, 비데오"게임"유닛 또는 다른 어떤 비표준원이면, 버스트/라인 주파수비는 일정 한계내에서 연속제에 대해서 변화할 수 있다. 이를 한계는 범위값에 대해서 표준비에서 상당한 변화(예를들어, 226.5에서 228.5)를 포함할 수 있다. 이들 상황하에서, 수평 라인 주기내의 비데오 샘플(픽셀)수는 일반적으로 910개는 아닐 것이다(4fsc 기록 클록으로 추정). 한 수평 라인 주기내에 포함된 4fsc 클럭 주기의 수는 즉 표준과는 다를 것이고 이러한 차는 한 픽셀의 분수부를 포함할 수 있다.

표준(910개)으로부터 라인당 샘플(픽셀)수의 편차는 다루기에 어려운데 이것은 입력 수평 동기 신호 위상에 대해서 A/D 변환기 샘플링 신호 클럭 위상의 세차(precession)를 표시하기 때문이다.

이러한 세차나 "위상 슬립" 또는 "스큐(skew)"의 현상은 수평 타이밍 오차가 각 필드 주사를 통하여 축적되는 것이다. 더우기, 순차 주사 시스템에서, 코히어런트 8fsc 판독 클럭이 표시를 위해 이중(2H)표준 속도 편향으로 사용되는 경우, 2H 편향에 상관하는 8fsc 판독 클록 세차는 1H 입력 비데오 신호에 상관하는 4fsc(기록)클록세차의 것에 두배일 것이다. 이러한 문제는 순차 주사 시스템에서만 있는 것으로 가정 조건하에서 필드 간격에 대한 라인의 12%(또는 그 이상)의 축적된 수평 타이밍 오차 또는 부차적 라인간의 전체 픽셀 타이밍 불연속을 초래할 수 있다. 가시적인 현상은 화상 스큐, 래그(rag)된 엣지도는 다른 불만족스러운 인위 구조로서 나타날 수 있다.

상기에서, 종래의 시간축 보정기(TBC)를 갖는 순차 주사 처리기(PSP)에서 "속도 증가"보다 먼저 비데오 신호를 처리하는 것이 고려된다. 비데오 테이프 레코더(VTR)에서 재생된 신호에서 사용하기에 적합한 시간축 보정기의 실시예는 본원에서 참조로서 기술된 이토(Ito)씨와 그외 공동 발명자의 미합중국 특허 제4,249,198호와 카토(Kato)씨의 미합중국 특허 제4,443,821호에서 기술되어 있다. 이토씨와 그의 공동 발명자들의 특허에서, 비동기된 VTR에 의해 제공된 디지탈 비데오 신호는 TBC 메모리(한 필드)에 기억되고, 비데오 신호 기억전의 지연뿐 아니라 기억 영역은 입력 비데오 동기 신호 성분과 일정 기준 신호(예를들어 "하우스(houss)동기")간의 위상차에 응답하여 제어된다. 카토씨의 특허에서는 TBC 는 VTR로 재생 신호의 인트라 라인 속도 오차를 보정하는 데에 관하여 상세히 기술되어 있으며 메모리내에 기록된 비데오 신호의 연속 라인에서 속도 오차를 검출하는 속도 오차 검출기를 포함한다. TBC 메모리의 출력에서 샘플 레벨 보상기는 검출된 속도 오차의 함수로서 메모리로부터 판독 출력된 비데오 샘플(픽셀)의 레벨을 조정하는데 이것은 판독 출력된 샘플의 레벨에 속도 속도 오차가 없는지를 판독하는 때에 판독 출력샘플이 갖게 되는 레벨과 동등하도록 변화되는 정도이다.

종래의 시간축 보정기의 사용으로는 순차 주사 비데오 표시 시스템에서 나타나는 특유의 문제점을 해결할 수 없다는 것을 알 수 있다. 순차 주사 시스템에서의 문제점들은 보다 많은 시간축 오차(예를들어, "지타(jitter))를 포함하고, 라인당 픽셀수의 변화가 있을 수 있고 이러한 변화는 순차 주사 시스템에서만 발생하는 각 라인의 이중 판독에 의해서 증가되는 비표준 신호를 포함한다.

상술한 문제는 각 라인이 단지 한번만 판독되어지기 때문에 종래의 시간 베이스 보정기에서는 나타나지 없는다. 간단히 설명하지만, 순차 주사 표시 시스템에서, (이미 규정된 바와같이)"비표준"비데오 신호의 제 2 메모리 판독 동작은, 제 1 메모리 판독 동작 및 판독 동작이 픽셀 간격의 분수부인 비데오 표시 보상을 필요로 하는 서로 다른 시간축 보상을 필요로 할 수 있다. 더우기, 만일 비보정 상태로 남아 있으면, 비표준 신호로 인해 라인당 픽셀수의 변화로 일어나는 판독 오차는 상술한 바와같이 축적되려고 한다.

본 발명에 따른 순차 주사 표시 장치는 표시의 수평 소인 신호에 대해서 메모리 판독 및 기록 클럭의 위상을 측정하는 수단을 포함한다. 상기 수단은 메모리가 판독될때마다 판독 및 기록 클럭 위상 측정간이 차의 함수로서 메모리로부터 회복된 비데오 신호를 지연하도록 제공된다.

본 발명은 지금부터 첨부된 도면을 참조하여 보다 상세히 설명될 것이다.

제1도의 수상기는 텔레비젼 신호원에 연결하기 위한 입력 단자(10)를 포함한다. 표준 방송 신호를 수신하기 위한 안테나에 연결될때, 수신된 신호는 수평 라인당 색부반송파 사이클의 수가 정확하게 공지(예를들어 227.5)된 표준(예를들어, NTSC)과 일치될 것이다. "소비자"비데오 디스크 또는 비데오 테이프 레코더와 같은 다른 원에 연결될때는 색부반송파/라인 주파수비는 상술된 바와같이 정확한 방송 표준과는 다를 수 있으며 이러한 차는 이하에서 기술된 바와같이 보상되지 않는다면 표시될때여러가지 가시 인위 구조를 생겨나게 할 것이다.

단자(10)는 종래 설계의 동조기/IF 처리 정치(12)에 연결되어 기저대 비데오 출력 신호 SI을 공급한다. 도면을 간략하게 하기 위하여 오디오 처리는 도시하지 않았다. 기저대 비데오 신호 S1는 아나로그-디지탈(A/D)변환기(14)및 타이밍 장치(16)에 인가된다. 타이밍 장치(16)은 종래의 동기 및 버스트 검출기와 증가하는 위상 고정 루프를 포함하여 색부반송파 주파수의 8배 및 4배(8fsc 및 4fsc)로 위상 고정된 메모리 판독 및 기록 클럭을 포함하는 다수의 타이밍 신호를 발생시킨다. 절반 라인 속도 신호(FH/2)는 메모리 판독/기록 선택을 제어하도록 제공되며 이중 라인 속도 신호(2FH)는 수상기 표시 장치(18)의 수평 소인을 타이밍하도록 제공된다.

디지틸 비데오 신호 S1의 교체 라인은 타이밍 장치(16)에 의해 공급된 절반 라인 속도 타이밍 신호(FH/2)로 제어된 스위치(24)에 의해서 두개 순차 주사 처리기(20,22)각각에 부가된다. 기술된 목적으로, 스위치(24)는 처리기(20)의 메모리부에 신호 SI을 기억(기록)하기 위한 비데오 신호 S1의 짝수 라인에서는 도시된(상향)위치에 있고, 스위치(24)는 처리기(22)의 메모리부에 신호 S1을 기록하기 위한 홀수 라인에서는 반대 위치에 있는 것으로 가정을 한다.

처리기(20,22) 각각은 종래 설계의 메모리 장치(30,32)(예를들어, 랜덤 억세스 메모리 및 관련된 어드레스 계수기)를 포함하며 이들 메모리 장치(30,32)는 타이밍 장치(16)로부터 4fsc 기록 클럭 신호 및 8fsc 판독 클럭 신호를 수신한다. 메모리(30,32)의 출력은 각각의 가변 지연 장치(34,36)를 통하여 스위치(40)에 결합되어 디지탈-아나로그 변환기(42)를 통하여 표시장치(18)에 인가된다. 짝수 라인동안, (도시된 위치에 있는) 스위치(40)는 메모리(32)의 출력을 변환기(42)에 결합시키고 홀수 라인 동안은 메모리(30)의 출력을 변환기(42)에 결합시킨다.

각 순차 주사 처리기(20,22)는 각각의 지연 신호 발생기(50,52)를 포함한다. 발생기(50)는 장치(34)와 8fsc 클럭 신호에 가변 지연을 제공하여 변형된 클럭 신호 CL-A를 공급하는 다른 가변 지연 장치(54)의 지연을 제어한다. 발생기(52)는 장치(36)와, 가변 지연된 8fsc 클럭 출력 신호 CL-B를 제공하는 다른 가변 지연 장치(59)에 동일하게 결합된다. 두 클럭 신호는 다른 스위치(60)를 통하여 D/A 변환기(42)의 클럭 입력에 결합된다. 스위치(60)는 D/A 변환기(42)가 순차 주사 처리기(20,22)로부터 비데오 및 클럭 신호를 교대로 수신하도록 스위치(40)와 동기된다.

이하에서 기술될 바와같이 가변 지연 처리를 제외하면, 순차 주사 수상기의 전체적인 동작은 종래와 동일하다. 간략하면, 디지탈 비데오 신호 SI은 메모리(30,32)에 교대로 기억된다. 한 라인이 메모리(30)내에 기록되면, 메모리(32)내에 이미 기억된 라인은 예를들어 두번 판독되고, 변환기(42)에서 아나로그 형태로 다시 변환되어 이중의 수평 소인 속도(2FH)를 가짐으로써 수신된 각 라인에 대해 두 비데오 라인을 표시하는 표시 장치(18)(예를들어, 키네스코프 또는 투영 표시 장치)상에서 표시된다. 각 라인쌍의 제2라인은 본 기술에서 알려진 바와 같이 보간될 수 있거나 또는 제1라인의 정확한 복제일 수 있다. 본 발명에서 중요한 것은 각 표시된 라인에 대해 정확한 개시점의 결정이며 이것은 순차 주사 처리기(20,22)내의 지연 발생기 및 가변 지연 장치에 의해서 본 발명에 따라 제어된다.

발생기(50,52) 각각은 표시 장치(18)의 이중 라인속도(2FH)수평 소인 신호에 대해서 각각의 메모리 판독 및 키록 클럭의 위상을 측정하는 회로를 포함한다. 장치(34 및 36)는 각 메모리 판독 동작에 의해서 판독 및 기록 클럭 위상 측정간의 차의 함수로서 메모리로부터 회복된 비데오 신호를 지연시킨다. "비표준"비데오 입력 신호에 대해 4fsc 메모리 기록 클럭의 위상이 입력 비데오 신호의 수평 동기 신호 성분에 대해서 일정하게 처리(슬립)되어, 이와같이 표시 장치(18)에 공급된 수평 편향 신호에 대해서(이중 속도로) 처리된다는 것을 상기하자. 수평 편향 펄스(예를들어, 표시 장치(18)로부터 얻어진 플라이백 펄스 FB)에 대해서 기록 클럭 위상은 각 기록 라인 간격의 개시에서 측정된다. 이러한 위상 측정은 기록 픽셀 주기(가정된 4fsc NTSC 기록 클럭에 대해서 70nsec)의 백분율로 표현될 수 있다. 이 "분수"이후부터는 TW 는 0와 1사이의 범위내에 존재하는 수이다. 수 TW는 기억된 라인이 메모리로부터 회복될때 다음의 두 판독 동작동안 사용하기 위해 기억된다. 기억된 라인이 표시될때 두 판독 동작 각각의 개시에서, 8fsc 판독 클럭의 위상은 수평 편향(플라이백)펄스 FB에 대해서 측정된다. 이들 측정은 또한 분수로서 표현될 수 있으며 기억된 라인의 제1판독(TD-1)의 개시인지 또는 제2판독(TD-2)의 개시인지에 의해서 TD-1 및 TD-2로서 참조될 것이다.

일반적으로, 비표준 신호에 대해서, 위상 측정은 서로 다를 것이다. 즉 (TW)=(TD-1)=(TD-2) 픽셀이 "크럴(crawl)" 도는 다른 불만족한 인위 구조없이 수평으로 균일하게 간격을 두고 수직으로 적당히 정렬되도록 하기 위해서, 지연은 실제로 (TW)=(TD-1)=(TD-2)가 되도록 비데오 신호 경로에 선택적으로 도입될 수 있다. TW의 측정값은 제1메모리 판독 동작동안 TD-1의 것과 비교되어 차(TW)-(TD-1)가 얻어진다. 제2메모리 판도 동작동안 동일한 비교가 TW와 TD-2에서 이루어진다. 각 판독동작에서 (35nsec의 판독 클럭 주기의 백분율로 표현된)지연량은 처리기(20)내의 장치(34)와 처리기(22)내의 장치(36)에 의해서 표시 신호에 부가된다. 이것은 비표준 비데오 신호의 분수 픽셀 주기 오차 특성을 보정한다.

도면에서 TC인 보정 신호는 D/A 변환기(42)를 위한 비데오 신호와 8fsc 클럭에 인가되어 D/A변환기가 비데오 신호에서 바람직한 지연을 수행하는 것을 보증해준다.

제2도는 순차 주사 처리기(20 또는 22)에서 사용된 지연 발생기의 적합한 수행을 도시하는 블록선도이다. 플라이백 펄스 FB는 4fsc 기록 클럭 및 8fsc 판독 클럭 신호를 각각 수신하는 두 위상 검출기(202,204)에 인가된다. 검출기(202 및 204)는 (회로(16)에 의해 공급된) 기록 및 판독 펄스로 키된다. 플라이백 펄스 FB 후에 제1의 4fsc클럭 펄스에 의해, 처리기 메모리에는 제1픽셀이 기록된다. 검출기(202)는 플리아백 펄스와 4fsc 기록 클럭의 제1사이클간의 시간차를 측정하여 신호가 다르게 되는 4fsc 클럭 주기의 16으로 나눈 수와 동일한(4비트) 2진수 TW 를 제공한다. 이것은 실제 목적을 위해 본 발명의 목적에 적합한 약 4nsec의 측정 해상도와 상응한다. 기록 클럭 위상 측정 TW 는 라인 속도 스위치(208)를 통하여 랫치(206)에 기억된다. 그 다음 라인 동안 TW 는 제2랫치(210)에 랫치된다. 스위치(212)는 스위치(208)와 동기되어 새로운 값이 기록되는 동안 사전 기억된 TW 값의 판독을 할 수 있다.

비데오의 한 완료 라인이 메모리(30)에 기억되고 판독되어질 준비가 되었을 때, 8fsc 판독 클럭 위상은 플라이밸 펄스 FB에 대해서(검출기(204))측정되어 "TD"기억 랫치(220)에 기억된다. 순차 주사 처리기의 가변 지연 장치의 보정 지연 TC 는 기억된 수 TW 에 2진수 "16"를 가산기(222)에서 가산시키고 상기 합에서 기억된 TD 값을 감산기(224)에서 감산시킴으로써 결정된다. 따라서 지연 보상 신호의 최종 값을 메모리(30)(또는 처리기(22)내의 (32))에서 회복된 비데오의 각 라인에서 TC=TW-TD+16 으로 주어진다. 수 16은 TC가 결코 음(-)으로는 될 수 없는 것으로 확신함으로써 감산 회로를 간략화하도록 가산된다. 이 "옵셋"은 전체 시스템에서 일정한 한 픽셀 지연과 상응하며 무시될 수 있거나 (이것은 표시 전주사 면적에 있을 것이다) 또는 메모리 어드레스에서 1-카운트 이동으로 처리기 메모리를 판독하여서 보정될 수 있다. TC 의 값은 0 에서 31(가산후에 2 진 5비트)까지의 범위이므로 보정을 수행하는 제어된 픽셀 지연은 0 에서 1 픽셀 주기(판독에서의 한 픽셀 주기는 약 35nsec 이다)까지 변화하는 신호 지연과 상응한다.

비록 제2도의 발생기(50) (도는 52)에서의 지연 보상이 픽셀의 분수(16분의 1)에 대해서 처리되더라도, 이것은 시간에 대해서 직접 쉽게 처될 수 있다. 만약 그렇다면, 제2도는 4fsc 기록 클럭의 위상 오차가 8fsc 판독 클럭에 대해서 2배로 되는 것을 고려하기 위해서 기록 측정의 값을 2로 분할(2진 연산법에서는 간단한 1이동 동작)하여서 변형되어져야 한다. 또한 만일 사용된다면 가산기(222)는 비록 감산기가 음의 수를 처리해야만 하는 경우라도 감산기(224)가 후속될 수 있다.

Claims (5)

1. 비데오 신호를 수신하는 입력과, 상기 입력에 결합되어 비데오 신호를 기억하는 기억 수단(30,32)과, 기억 수단내에 비데오 신호를 기억하고 기억 수단으로부터 비데오 신호를 판독하기 위하여 기억 수단의 판독 및 기록 클럭 입력 장치에 인가되는 판독 및 기록 클럭 신호를 발생하는 수단(16)을 포함하여, 수신된 신호의 각 라인에 대해 다수의 라인을 갖는 출력 비데오 신호를 수신된 비데오 신호로 부터 발생하여 수신된 신호의 각 라인에 대해 상기 다수의 라인을 표시하도록 선택된 라인 주사 속도를 갖는 표시수단(18)에 인가하기 위한 수단을 구비하는 순차 주사 텔레비젼 장치에 있어서, 표시 수단에 관련된 라인 동기 신호에 대해 상기 판독 및 기록 클럭 신호 각각의 위상을 측정하는 수단(50)과, 판도 및 기록 클럭 신호 위상 측정간의 차의 함수로서 출력 비데오 신호를 지연시키는 수단(34)을 또한 구비하는 것을 특징으로 하는 순차 주사 텔레비젼 장치.
2. 제1항에 있어서, 수신된 신호의 각 라인에 대해, 출력 비데오 신호는 여러번 반복된 라인을 구비하는 것을 특징으로 하는 순차 주사 텔레비젼 장치.
3. 제1항에 있어서, 수신된 신호의 각 라인에 대해, 출력 신호 비데오 신호는 다수의 라인을 구비하며, 이들 라인중 적어도 하나 이상의 라인은 수신된 신호로부터 보간되는 순차 주사 텔레비젼 장치.
4. 제1,2 또는 3항에 있어서, 지연 수단(34)은 메모리가 판독될때마다 판독 및 기록 클럭 위상 측정간의 창의 함수로서 출력 비데오 신호를 지연시키는 순차 주사 텔레비젼 장치.
5. 제1,2 또는 3항에 있어서, 측정 수단은, 제1키잉 신호에 응답하여 비데오 신호의 라인이 기억 수단내에 기록될때마다 라인 동기 신호에 대해서 기록 클럭의 위상을 측정하는 제1위상 검출기(202)와, 제2키잉 신호에 응답하여 비데오 신호의 라인이 기억 수단으로부터 판독될때마다 라인 동기 신호에 대해서 판독 클럭 신호의 위상을 측정하는 제2위상 검출기(204)를 구비하는 장치.

Images