KR910001934A - 배치 최적화 방법과 장치 및 반도체 장치 설계장치 - Google Patents

Abstract

내용 없음

Description

배치 최적화 방법과 장치 및 반도체 장치 설계장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 일실시예에 관한 반도체 장치 설계장치에 구비되는 배치 최적장치의 전체 구성도.

제3도는 제2도에 나타낸 네트워크 초기화부의 구성도.

제4도는 제2도에 나타낸 상호결합 프로세스 네트워크의 구성도.

Claims (20)

1. 상관 관계를 가지는 다수개의 회로모듈 또는 회로소자의 최적 배치를 구하는 배치 최적화 방법에 있어서, 자기의 출력 및 다른 모든 프로세서의 출력을 거두어들여 문제를 푸는 신경회로망을 구하는 프로세서 네트워크의 연산 결과로 부터 상기 회로모듈 또는 회로소자의 최적 배치 개소를 결정하는 것을 특징으로 하는 배치 최적화 방법.
2. 상관 관계를 가지는 다수개의 회로모듈 또는 회로소자의 최적 배치를 구하는 배치 최적화 방법에 있어서, n²개의 각 프로세서가 각각 자기 및 다른 모든 프로세서의 출력치를 입력치로서 거두어들여 문제를 푸는 프로세서 네트워크를 사용하여, i(i=1~n)번째의 회로를 k(k=1~n)번째의 장소에서 배치했을 때의 제약 조건 변수치를 좌표(i,k)의 프로세서가 회로 평가 함수치가 최적치가 되도록, 또 제약조건 변수치가 제약조건에 수렴할때까지 연산하고, 출력치가 제약조건에 수렴한 프로세서의 상기 좌표로부터 그 프로세서에 할당된 연산 대상회로의 배치위치를 결정하는 것을 특징으로 하는 배치 최적화 방법.
3. 상관 관계를 가지는 다수개의 회로 묘듈 또는 회로 소자의 최적 배치를 구하는 배치 최적화 방법에 있어서, 자기의 출력 및 다른 모든 프로세서의 출력을 거두어 넣어 문제를 푸는 신경회로망을 구성하는 프로세서 네트워크를 사용하여 n개의 회로의 배치를 회로배치 평가함수치가 최적치가 되도록 또 제약조건이 제약조건에 수렴할때까지 연산하고, 수렴되었을때의 각 프로세서의 좌표치로부터 회로의 배치개소를 구함에 있어, 상기 연산은, 에너지함수(E) E=(1/2)t_xTX+t_bx=E₁+E₂E₁=(1/2)D {d_kℓc_ijmx_ikxjℓ+ d_kpc_jpmx_jk｝E₂=A{(x_ik-1)²+(x_k-1)²}, 여기서 x,b:n차원 벡터 t_x, t_b; 상기의 전치(轉値) 벡터 d_kℓ: 배치장소 k, ℓ간의 거리, d_kp: 배치장소 k와 소자 p의 고정배치장소와의 거리 (고정배치장소가 없는 경우는 d_kp=0), c_ijm:1(i, j가 네트를 구성할때) 또는) x_ik, x_iℓ: 제약조건변수, A, D:계수로부터 구한 가중 행열 T와 역치 벡터 b를

   T_ikjℓ=

   b_ik=-2A+Dd_kpc_ipm(i)로 하고, t회째의 연산결과 u₁ℓ(t)를 알고 있을때에, t+1회째의 연산을 행하여 u_1k(t+1)을,

   dx_ik(t) = -(T_ikjℓu₁ℓ(t)-b_ik)xdt ……(1)

   x_ik(t+1)=x_ik(1)+dx_ik(t) ……(2)

   u_ik(t+1)=1/{1+exp(-x_ik(t+1))} ……(3)

   를 연산하여 구하고, 그 u_ik의 값이, 제약조건; u_ik∈{0,1},u_ik=1,u_ik=1에 수렴할대까지 연산하는 것을 특징으로 하는 배치 최적화 방법
4. 제3항에 있어서, 계수 A/D의 값을 A/D=(1/2)N {(d_kℓc_ijm)+((d_kpc_ijm)}

   (여기서, N은 네트에 포함되는 회로수)로하여, 청구항 3항에 기재된 가중행열T와 역치벡터 b를 결정하는 것을 특징으로 하는 배치 최적화방법
5. 제3항에 있어서, 계수 A,D의 값으로서 A/D=(1/2)N {(d_kℓc_ijm)+((d_kpc_ijm)}

   여기서, N은 네트에 포함되는 회로수로한 A/D값 보다 작은 값을 설정하는 것을 특징으로 하는 배치 최적화 방법.
6. 제5항에 있어서, 연산 결과가 수렵되지 않는 회로가 나왔을 경우에는, 그 회로의 배치위치를 교환법 또는 시뮬레이트드 어닐링법으로 결정하는 것을 특징으로 하는 배치 최적화 방법.
7. 제6항에 있어서, 최종적으로 구한 회로 배치위치에 있어서 회로를 배치하는 개소에 상당하는 좌표의 상기 가중행열에 있어서의 대각성분의 값에 0보다 크고 1보다 작은 임의의 값을 가산하고, 제3항 기재의 연산을 다시 행하여 배치 개소를 구하는 것을 특징으로 하는 배치 최적화 방법.
8. 제3항에 있어서, u_ik의 초기치로서 0이상 1이하의 임의의 값을 부여하는 것을 특징으로 하는 배치 최적화 방법.
9. 제8항에 있어서, 초기치로서 0.5를 부여하는 것을 특징으로 하는 배치 최적화 방법.
10. 제2항에 있어서, 상기 n²개의 프로세서 대신에 1개 내지 n²-1개 중의 임의의 계수의 프로세서를 준비하고, 그 프로세서에서 상기 연산을 순차 처리시킴에 있어, 각 연산결과를 메모리에 격납하고, 그 메모리에 격납한 연산결과를 사용하여 다음의 연산을 행하게 하므로서, 상기 n²개의 프로세서의 연산과 동등한 연산을 행하게 하는 것을 특징으로 하는 배치 최적화 방법.
11. 상관 관계를 가지는 다수개의 회로모듈 또는 회로소자의 최적배치를 구하는 배치 최적화 방법에 있어서, 자기 및 다른 프로세서의 출력치를 입력치로서 거두어 넣은 n²개의 프로세서로 이루어지고, i번째의 회로를 k번째의 장소에 배치했을때의 제약 조건 변수치를 좌표(j, k)의 프로세서가 회로평가 함수가 최적치가 되도록, 또 제약조건 변수치가 제약조건에 수렴할때까지 연산하는 상호결합 프로세서 네트워크를 구비하는 것을 특징으로 하는 배치 최적화 장치.
12. 상관 관계를 가지는 다수개의 회로모듈 또는 회로 소자의 최적배치를 구하는 최적화 장치에 있어서, 자기 및 다른 프로세서의 출력치를 입력치로서 거두어 넣는 신경회로망을 구성하는 n²개의 프로세서로 이루어지는 네트워크와, 가중행열 T와 역치백터 b의 값을 에너지 함수 E

    E=(1/2)t_xtx+t_bx

    =E₁+E₂

    E₁=(1/2)Di≠jk≠md_kc_ijmx_ikx_j+ikmd_kpc|_jpmx_ik

    E₂+Aikx_ik-1²+kix_k-1²

    여기서, x, b : n차원 벡터, t_x, t_x: 상기 전치백터, d_k: 배치장소 k, 간의 거리, d_kp: 배치장소 k와 소자p의 배치장소와의 거리(고정 배치장소가 없는 경우에는 d_kp=0), c_ijm: 1(i, j가 네트를 구성할때) 또는 0(기타), x_jk, x_jℓ: 제약조건 변수, A, D : 계수로 부터 구한 가중행열 T와 역치벡터 b

    T_ikjℓ=

    b_ik=-2A+Dd_kpc_ipm(i)로서 결정하는 수단과, 상기 네트워크의 좌표(i, k)의 프로세서에 i번째의 회로를 k번째의 장소에 배치 했을때의 문제를 할당하여

    dx_ik(t) = -(T_ikjℓu₁ℓ(t)-b_ik)xdt ……(1)

    x_ik(t+1)=x_ik(1)+dx_ik(t) ……(2)

    u_ik(t+1)=1/{1+exp(-x_ik(t+1))} ……(3)

    을 행하게 하는 수단과, 각 프로세서의 출력치가 제약조건에 수렴했을때 프로세서의 좌표치로 부터 회로의 배치를 결정하는 수단을 구비하는 것을 특징으로 하는 배치 최적화 장치.
13. 제12항에 있어서, 가중 행렬 T 및 역치백터 b를 결정함에 있어, 계수비 A/D의값을

    A/D=(1/2)N {(d_kℓc_ijm)+((d_kpc_ijm)}

    여기서, N은 네트에 포함되는 회로수로서, 결정하는 수단을 구비하는 것을 특징으로 하는 배치 최적화장치.
14. 제12항에 있어서, 가중행열 T 및 역치백터 b를 결정함에 있어서, 계수비

    A/D=(1/2)N {(d_kℓc_ijm)+((d_kpc_ijm)}

    여기서, N은 네트에 포함되는 회로수로한 A/D값보다 작은 값으로 설정하는 수단을 구비한 것을 특징으로 하는 배치 최적화 장치.
15. 제14항에 있어서, 연산이 수렵되지 않은 회로의 배치위치를 교환법 또는 시뮬레이트드어닐링법으로 결정하는 수단을 구비한 것을 특징으로 하는 배치 최적화장치.
16. 제15항에 있어서, 교환법 또는 시뮬레이트드 어닐링법으로 배치위치를 구한 회로가 있는 경우에 가중행열 T의 회로를 배치하는 위치에 대응하는 대각성분의 값을 0보다 크고 1보다 작고 임의 값으로서,

    dx_ik(t) = -(T_ikjℓu₁ℓ(t)-b_ik)xdt ……(1)

    x_ik(t+1)=x_ik(1)+dx_ik(t) ……(2)

    u_ik(t+1)=1/{1+exp(-x_ik(t+1))} ……(3)

    을 재연산시키는 수단을 구비한 것을 특징으로 하는 배치 최적화 장치.
17. 제12항에 있어서, U_jℓ값의 최초치로서 0이상 1이하의 임의의 값을 설정하는 초기치 설정수단을 구비한 것을 특징으로 하는 배치 최적화 장치.
18. 제17항에 있어서, 초기치 설정수단은 초기치로서 0.5를 설정하는 것을 특징으로 하는 배치 최적화 장치.
19. 제11항 또는 제12항에 있어서, n²개의 프로세서 대신에 1~n²-1개중의 임의의 개수의 프로세서와, 그 프로세서의 연산결과를 격납하는 메모리를 구비하고, 상기 프로세서에서 상기 연산을 순차처리 시킴에 있어 각 연산결과를 상기 메모리에 격납하고 그 격납 데이터를 사용하여 다음의 연산을 행하게 하여, 상기 n²개의 프로세서의 연산과 동등한 연산을 행하게 하는 것을 특징으로 하는 배치 최적화 장치.
20. 반도체 집적회로의 회로설계를 행하는 반도체 장치 설계장치에 있어서, 자기 및 다른 프로세서의 출력치를 입력치로서 거두어 넣는 n²개의 프로세서로 이루어지고, i번째의 회로를 k번째의 장소에 배치했을대의 제약조건 변수치를 좌표(i,k)의 프로세서가 회로 평가함수치가 최적치가 되도록 또 제약조건 변수치가 제약 조건에 수렴할때 가지 연산하는 상호 결합 프로세서 네트워크를 구비한 배치 최적화 장치를 구비한 것을 특징으로 하는 반도체 장치 설계장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.