JPH04130968A - ニューラルネットワークを用いた配線方式 - Google Patents
ニューラルネットワークを用いた配線方式Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、ニューラルネットワークを用いてLSIの配
線問題を解くニューラルネットワークを用いた配線方式
に関する。
線問題を解くニューラルネットワークを用いた配線方式
に関する。
(従来の技術)
従来、LSI等において配線したい回路があるときに、
その回路を構成するチップ上に、該回路の構成要素の位
置が与えられ、かつ配線が2端子ネツトの集合として与
えられたとき、全ての配線を電気的・物理的条件を満た
して完成させるものとして、いわゆる配線問題かある。
その回路を構成するチップ上に、該回路の構成要素の位
置が与えられ、かつ配線が2端子ネツトの集合として与
えられたとき、全ての配線を電気的・物理的条件を満た
して完成させるものとして、いわゆる配線問題かある。
この配線問題は、通常2次元の配線グリッド上で配線部
分の境界に配線容量があるものと想定して各ネットの配
線経路を求める問題として扱われる。
分の境界に配線容量があるものと想定して各ネットの配
線経路を求める問題として扱われる。
従来の代表的な手法としては、迷路法、例えばCLee
、C,Y、rRE Trans、on ElecLro
nic Coll1puters。
、C,Y、rRE Trans、on ElecLro
nic Coll1puters。
pl)、34B−365(Sep、1981)]が知ら
れている。これは配線不能な領域を回避しながらグリッ
ド上の出発点から隣接する格子に順次ラベルを書込み、
[1標点に到達するか、ラベルがつけられなくなるかま
でくり返すアルゴリズムである。この手法は1本の配線
については経路が存在すれば必ず見つけ出し、しかもそ
の経路は最短であるという特長がある。
れている。これは配線不能な領域を回避しながらグリッ
ド上の出発点から隣接する格子に順次ラベルを書込み、
[1標点に到達するか、ラベルがつけられなくなるかま
でくり返すアルゴリズムである。この手法は1本の配線
については経路が存在すれば必ず見つけ出し、しかもそ
の経路は最短であるという特長がある。
しかし、迷路法では全ての配線を逐次的に処理するアル
ゴリズムであることから、配線本数が膨大なLSIでは
多大な処理時間を要する。また、配線の順序を前もって
設定する必要があり、配線順序の設定が悪いと配線不能
となる場合がある。
ゴリズムであることから、配線本数が膨大なLSIでは
多大な処理時間を要する。また、配線の順序を前もって
設定する必要があり、配線順序の設定が悪いと配線不能
となる場合がある。
さらに、配線順序の設定は、配線の対象とする回路や構
成要素の配置に依存し、−船釣な指針を作るのは困難で
ある。
成要素の配置に依存し、−船釣な指針を作るのは困難で
ある。
そのため通常は従来の配線方式で配線不能となる配線が
生じた場合は人手により配線経路の修正が行われたり、
あるいは自動引きはがし再配線手法が用いられる。
生じた場合は人手により配線経路の修正が行われたり、
あるいは自動引きはがし再配線手法が用いられる。
すなわち、前者は、人手による作業となるため時間がか
かりかつ難しく困難な作業のため、配線エラーの原因と
なりかねない。一方、後者はバックトラック(back
track)と呼ぶ、後もどり作業が行なわれるため
処理時間が膨大となる欠点がある。
かりかつ難しく困難な作業のため、配線エラーの原因と
なりかねない。一方、後者はバックトラック(back
track)と呼ぶ、後もどり作業が行なわれるため
処理時間が膨大となる欠点がある。
(発明が解決しようとする課題)
以上のようにLSIの配線問題を従来の手法で解く場合
には、配線が逐次的となるため膨大な処理時間を要し、
また、配線順序の設定により配線不能となる場合が生じ
た。
には、配線が逐次的となるため膨大な処理時間を要し、
また、配線順序の設定により配線不能となる場合が生じ
た。
本発明は上記課題を解決するためになされたもので、ニ
ューラルネットワークを用いて多数の回路要素を含むL
SIの配線問題を高速に解く手法を提案することを目的
としている。
ューラルネットワークを用いて多数の回路要素を含むL
SIの配線問題を高速に解く手法を提案することを目的
としている。
加えて、本発明はニューラルネットワークの規模が増大
するのを防ぎ、できるだけ少ないニューロン数で効率よ
く大規模な問題が解けるような実用的な手法を提案する
ことを目的と17でいる。
するのを防ぎ、できるだけ少ないニューロン数で効率よ
く大規模な問題が解けるような実用的な手法を提案する
ことを目的と17でいる。
(課題を解決するための手段)
本願第1の発明のニューラルネットワークを用いた配線
方式は、所定の配線領域内で複数の回路構成要素間の配
線経路を求めるニューラルネットワークを用いた配線方
式において、前記配線領域を複数の小領域に分割する分
割手段と、この分割手段で分割された小領域間の各配線
が通過可能な境界に対し求める配線経路毎にニューロン
に置換える置換手段と、この置換手段で置換えられたニ
ューロンを配線経路上の制約に従って重み付け結合して
ニューラルネットワークを構成する構成手段と、この構
成手段で構成されたニューラルネットワークにおけるニ
ューロンの収束値により配線経路を決定する配線手段と
を有することを要旨とする。
方式は、所定の配線領域内で複数の回路構成要素間の配
線経路を求めるニューラルネットワークを用いた配線方
式において、前記配線領域を複数の小領域に分割する分
割手段と、この分割手段で分割された小領域間の各配線
が通過可能な境界に対し求める配線経路毎にニューロン
に置換える置換手段と、この置換手段で置換えられたニ
ューロンを配線経路上の制約に従って重み付け結合して
ニューラルネットワークを構成する構成手段と、この構
成手段で構成されたニューラルネットワークにおけるニ
ューロンの収束値により配線経路を決定する配線手段と
を有することを要旨とする。
本願第2の発明のニューラルネットワークを用いた配線
方式は、所定の配線領域内で複数の回路構成要素間の配
線経路を求めるニューラルネットワークを用いた配線方
式において、前記配線領域を4分割する分割手段と、こ
の分割手段で4分割された領域間の境界線に対し通過可
能な配線経路毎にニューロンに置換える置換手段と、こ
の置換手段で置換えられたニューロンを配線経路上の制
約に従って重み付け結合してニューラルネットワークを
構成する構成手段と、この構成手段で構成されたニュー
ラルネットワークにおけるニューロンの収束値により前
記境界線を通過する最適な配線経路を決定する配線手段
とを有し、全ての回路構成要素間の配線経路が形成され
るまで前記分割手段で分割された各領域に対する4分割
を繰り返して配線経路を順次決定していくことを要旨と
する。
方式は、所定の配線領域内で複数の回路構成要素間の配
線経路を求めるニューラルネットワークを用いた配線方
式において、前記配線領域を4分割する分割手段と、こ
の分割手段で4分割された領域間の境界線に対し通過可
能な配線経路毎にニューロンに置換える置換手段と、こ
の置換手段で置換えられたニューロンを配線経路上の制
約に従って重み付け結合してニューラルネットワークを
構成する構成手段と、この構成手段で構成されたニュー
ラルネットワークにおけるニューロンの収束値により前
記境界線を通過する最適な配線経路を決定する配線手段
とを有し、全ての回路構成要素間の配線経路が形成され
るまで前記分割手段で分割された各領域に対する4分割
を繰り返して配線経路を順次決定していくことを要旨と
する。
(作用)
本発明のニューラルネットワークを用いた配線方式はL
SIの配線問題をニューラルネットワークを用いて並列
に解くことにより、高速な手法を提案することである。
SIの配線問題をニューラルネットワークを用いて並列
に解くことにより、高速な手法を提案することである。
配線グリッド上の境界の数をN、配線ネットの本数をM
としたときNxM個のニューロンヲ用イ、これらが相互
結合されたニューラルネットワークが収束した値により
配線を決定する。各ニューロンは[0,1]の値をとり
、ニユーラルネツトワ−りが収束したとき適当なしきい
値操作により0と1との2値をとる。ニューロンの出力
値が1のとき対応する配線は、指定された境界を通過す
るとみなし、ニューロンの出力値がOのときは通過しな
いとみなす。こうすることにより、ニューラルネットワ
ークの収束状態により全配線ネットがどの境界を通過す
るかが判定でき、配線経路を決めることができる。
としたときNxM個のニューロンヲ用イ、これらが相互
結合されたニューラルネットワークが収束した値により
配線を決定する。各ニューロンは[0,1]の値をとり
、ニユーラルネツトワ−りが収束したとき適当なしきい
値操作により0と1との2値をとる。ニューロンの出力
値が1のとき対応する配線は、指定された境界を通過す
るとみなし、ニューロンの出力値がOのときは通過しな
いとみなす。こうすることにより、ニューラルネットワ
ークの収束状態により全配線ネットがどの境界を通過す
るかが判定でき、配線経路を決めることができる。
本願節2の発明においては、LSIの配線問題を部分問
題に分割し、それをニューラル回路を用いて並列に解く
ことにより、高速でかつ高品質な解を得る手法を提案す
ることである。必要な二ニーロン数は配線数のオーダで
あり、現実的な規模のニューラル回路で大規模な問題を
解くことができる。
題に分割し、それをニューラル回路を用いて並列に解く
ことにより、高速でかつ高品質な解を得る手法を提案す
ることである。必要な二ニーロン数は配線数のオーダで
あり、現実的な規模のニューラル回路で大規模な問題を
解くことができる。
部分問題として、配線領域全体を4分割し、各々の境界
をどの配線が経由するかをニューラル回路により決定す
る。各ニューロンは[0,1]の値をとり、ニューラル
ネットワークが収束したとき適当なしきい値操作により
0.1の2値をとる。
をどの配線が経由するかをニューラル回路により決定す
る。各ニューロンは[0,1]の値をとり、ニューラル
ネットワークが収束したとき適当なしきい値操作により
0.1の2値をとる。
各配線毎に2つの経路を想定し、ニューロンの出力値に
より、いずれの経路をとるかを決定する。
より、いずれの経路をとるかを決定する。
次に、分割された4つの配線領域を更に4分割し、全体
を16分割する。これは4分割操作のくり返しにより行
うことができる。この操作を更にくり返すことにより6
4分割、256分割と細かく分割することができ、配線
経路を次第に細かく決めることかて°きる。
を16分割する。これは4分割操作のくり返しにより行
うことができる。この操作を更にくり返すことにより6
4分割、256分割と細かく分割することができ、配線
経路を次第に細かく決めることかて°きる。
(実施例)
以下、本願節1の発明の詳細を実施例により説明する。
ここでは、LSIの配線問題として、3×3の配線グリ
ッド上での2層配線を例にして説明する。
ッド上での2層配線を例にして説明する。
なお、3x3以外の一般的な数への拡張は同様に行い得
ることはいうまでもない。
ることはいうまでもない。
第2図に示すように3×3の配線グリッドではE1〜E
9の領域とA−Lの12個の境界がある。
9の領域とA−Lの12個の境界がある。
ここで配線ネットの端子はE1〜E9の領域を指し、2
端子間の配線として領域E1と領域E9を結ぶ配線を例
にとって説明する。
端子間の配線として領域E1と領域E9を結ぶ配線を例
にとって説明する。
第3図は3×3の配線グリッド上の1経路のグラフ表現
を表わし、領域E1から領域E9に至る配線経路を通過
する境界をノードとした有向グラフで表現することがで
きる。このグラフをElから順に矢印方向にたどり、E
9に到達するルートが1つの最短経路を表現している。
を表わし、領域E1から領域E9に至る配線経路を通過
する境界をノードとした有向グラフで表現することがで
きる。このグラフをElから順に矢印方向にたどり、E
9に到達するルートが1つの最短経路を表現している。
例えばA−D−I−Lは領域E1とE9を結ぶ最短経路
の1つである。このグラフのノードを各々ニューロンで
表現する。
の1つである。このグラフのノードを各々ニューロンで
表現する。
次にこの表現を用いて複数ネットの同時配線について説
明する。第4図の3本の配線例に示すようにElとE8
.E2とE9.E6とElの3本の配線を行う場合を想
定する。このときの配線経路をグラフ表現したものを第
5図に示す。
明する。第4図の3本の配線例に示すようにElとE8
.E2とE9.E6とElの3本の配線を行う場合を想
定する。このときの配線経路をグラフ表現したものを第
5図に示す。
第5図をタテに見ることにより、同一境界に何本の配線
が通過する可能性があるかを知ることができる。
が通過する可能性があるかを知ることができる。
例えば、境界Aを通過する可能性のあるのはEl−E8
の配線のみであり、境界りについてはEl−E8とE2
−E9の2本が通過する可能性がある。
の配線のみであり、境界りについてはEl−E8とE2
−E9の2本が通過する可能性がある。
次に、以上の表現をニューラルネ・ソトワークで取り扱
う方法について説明する。
う方法について説明する。
ニューラルネットワークにより組合せ最適化問題を解く
手法は、Hopfieldモデルと呼ばれ公知である。
手法は、Hopfieldモデルと呼ばれ公知である。
これはi番目のニューロンの出力値をV+、を番目とj
番目のニューロン間の重みをT、、、を番目のニューロ
ンの外部人力をI+ としたとき、ニューラルネットワ
ークの収束した状態は−Σ t、v、 (
1) で表現されるエネルギーの極小値となることを利。
番目のニューロン間の重みをT、、、を番目のニューロ
ンの外部人力をI+ としたとき、ニューラルネットワ
ークの収束した状態は−Σ t、v、 (
1) で表現されるエネルギーの極小値となることを利。
用し、与えられた問題がニューロンの出力の2次形式で
表現できるならば、それから重みT、を求めてニューラ
ルネットワークにより収束解を求めることにより最適化
問題を解く。
表現できるならば、それから重みT、を求めてニューラ
ルネットワークにより収束解を求めることにより最適化
問題を解く。
従ってLSIの配線問題を上記のエネルギー形式(1)
で表現できればよい。以下では、エネルギー式の表現に
ついて述べる。
で表現できればよい。以下では、エネルギー式の表現に
ついて述べる。
ニューラルネットワークの収束状態が正しい解を表わす
ためには、以下のような制約を満たす必要かある。
ためには、以下のような制約を満たす必要かある。
■経路の連続性:各配線について始点から終点まで連続
した境界を通過する経路が存在すること、 ■分岐・収れんの禁止:各配線について任意の境界にお
いて2方向への分岐や2方向からの収れんがないこと、 ■配線容量の制約:各境界を通過する配線の総量が許容
値以下であること、 以上の3つの条件をエネルギー式の形式で表現する。な
おi番目の配線の境界Xに相当するニューロンの出力値
をVIXと記述する。
した境界を通過する経路が存在すること、 ■分岐・収れんの禁止:各配線について任意の境界にお
いて2方向への分岐や2方向からの収れんがないこと、 ■配線容量の制約:各境界を通過する配線の総量が許容
値以下であること、 以上の3つの条件をエネルギー式の形式で表現する。な
おi番目の配線の境界Xに相当するニューロンの出力値
をVIXと記述する。
まず経路の連続性に関しては、第5図より次のように表
せる。
せる。
E 1−E8の配線について
E 1−vlAvlD+vlCvlll+vlCvlF
+vlDv11+vlPvll+vlllvlK (
2)この式(2)は、配線経路を表わすリンクの両端の
ニューロンの値の積の総和を表わす。この値が最大にな
れば、連続した経路が生成される。また端点を発火させ
るためV、A、V、c、v、、、V、Kを加えて E 1 mVIAV、r、+V、CV、II+V、CV
、F+ v 、Dv 、、+ v 、Fv 、、+ v
目、v 、に+v1A+v、C+v、、+v、、
(3)を最大にすればよい。
+vlDv11+vlPvll+vlllvlK (
2)この式(2)は、配線経路を表わすリンクの両端の
ニューロンの値の積の総和を表わす。この値が最大にな
れば、連続した経路が生成される。また端点を発火させ
るためV、A、V、c、v、、、V、Kを加えて E 1 mVIAV、r、+V、CV、II+V、CV
、F+ v 、Dv 、、+ v 、Fv 、、+ v
目、v 、に+v1A+v、C+v、、+v、、
(3)を最大にすればよい。
E2−E9.E6−E7についても同様に表せる。
次に、分岐・収れんの禁止については、第5図より次の
ように表せる。
ように表せる。
El−E8の配線について
E2”V+^V+c+V+pV+n+VzV+に+VI
DVIF r4)式(4)は、A
とC,FとI(、1とに、DとFが共に1となってはい
けないことを表わし、E2が最小になれば、経路に分岐
・収れんはないことを表わしている。
DVIF r4)式(4)は、A
とC,FとI(、1とに、DとFが共に1となってはい
けないことを表わし、E2が最小になれば、経路に分岐
・収れんはないことを表わしている。
さらに配線容量の制約については、全ての経路長の和を
境界数で割ることにより平均容量nを算出し、これを用
いて次のように表せる。
境界数で割ることにより平均容量nを算出し、これを用
いて次のように表せる。
E3− Σ (Σ V+ n)
(5)式(5)は各境界を通過する経路の本数と平
均値との差の2乗の総和であり、E3を最小にすること
により各経路が平均値に近い値をとることを表わしてい
る。以上の3つの項El、E2.E3の適当な係数和を
とることにより全体のエネルギーをニューロンの出力の
2次形式で表現することができる。
(5)式(5)は各境界を通過する経路の本数と平
均値との差の2乗の総和であり、E3を最小にすること
により各経路が平均値に近い値をとることを表わしてい
る。以上の3つの項El、E2.E3の適当な係数和を
とることにより全体のエネルギーをニューロンの出力の
2次形式で表現することができる。
以上の式より求まる重みを図示したものが第6図である
。
。
第6図は3本の配線のニューラルネットワーク表現の重
みと外部入力を表わす図で、白丸で示したものは正の重
みを表わし、黒丸で示したものは負の重みを表わす。す
なわち正の重みで結ばれたニューロンは互いに興奮しよ
うとし、負の重みで結ばれたニューロンは互いに反撥し
ようとする。
みと外部入力を表わす図で、白丸で示したものは正の重
みを表わし、黒丸で示したものは負の重みを表わす。す
なわち正の重みで結ばれたニューロンは互いに興奮しよ
うとし、負の重みで結ばれたニューロンは互いに反撥し
ようとする。
また、配線の始点、終点と連結されたニューロンについ
ては外部入力が加えられるが、それを矢印で表わす。
ては外部入力が加えられるが、それを矢印で表わす。
このニューラルネットワークの収束値についてはいくつ
かあるかその1つを第7図に示す。第7図の状態は上記
のエネルギーを最小にするものの1つであり、これは第
4図に示した経路に相当している。この他にもエネルギ
ーを最小とする解は存在するが、どの解に収束するかは
一般にニューラルネットワークの初期値に依存する。
かあるかその1つを第7図に示す。第7図の状態は上記
のエネルギーを最小にするものの1つであり、これは第
4図に示した経路に相当している。この他にもエネルギ
ーを最小とする解は存在するが、どの解に収束するかは
一般にニューラルネットワークの初期値に依存する。
先ず配線領域を複数の小領域に分割しておき、配線小領
域間の境界をニューロンの出力値で表わし、ニューロン
の相互結合されたニューラル回路網を構成する。次に第
1図の流れに入る。この流れによってニューラル回路網
の収束値を求める。
域間の境界をニューロンの出力値で表わし、ニューロン
の相互結合されたニューラル回路網を構成する。次に第
1図の流れに入る。この流れによってニューラル回路網
の収束値を求める。
以上に示した手順を第1図に示すフローチャートを参照
して説明する。
して説明する。
まず、ステップSAIてニューラルネットワークの重み
、外部入力を設定する。
、外部入力を設定する。
エネルギー式をニューロンの出力値の2次式で表現した
ものを用い−+T、、V、V、の項に対してニューロン
V、、V、間の重みをTI、とする。
ものを用い−+T、、V、V、の項に対してニューロン
V、、V、間の重みをTI、とする。
またI+V+の項に対してはニューロンVlの外部人力
を■、とする。
を■、とする。
続いて、各ニューロンの初期値を設定するステップSA
3では、適当な乱数を用いて初期値を0゜5の周辺の値
とする。つぎにステップSA5、SA7でニューラルネ
ットワークの動作を収束するまでくり返す。
3では、適当な乱数を用いて初期値を0゜5の周辺の値
とする。つぎにステップSA5、SA7でニューラルネ
ットワークの動作を収束するまでくり返す。
ここで、ニューラルネットワークが収束したとき、ステ
ップSA9へ進み各ニューロンの出力値に対して適当な
しきい値操作により0/1の2値をとるように操作し、
その結果より各配線の通過する境界を求める。
ップSA9へ進み各ニューロンの出力値に対して適当な
しきい値操作により0/1の2値をとるように操作し、
その結果より各配線の通過する境界を求める。
以上のようにニューラルネットワークを用いてLSIの
配線問題を並列に解くことができる。
配線問題を並列に解くことができる。
なお、ここで示したエネルギー関数は一例であり、これ
以外にも種々の変形が可能である。例えば第2図におい
て、最短経路は(A、F、K)(B、 G、 L) (
C,D、 E) (fl、 I、 J)のような平行な
境界の組の中で同−組中の2つの境界を通過しないとい
う性質を満たず。従ってAとF、Aとに、FとKの間に
負の重みを設定することができる。これはエネルギー関
数に次の項を加えたことに相当する。
以外にも種々の変形が可能である。例えば第2図におい
て、最短経路は(A、F、K)(B、 G、 L) (
C,D、 E) (fl、 I、 J)のような平行な
境界の組の中で同−組中の2つの境界を通過しないとい
う性質を満たず。従ってAとF、Aとに、FとKの間に
負の重みを設定することができる。これはエネルギー関
数に次の項を加えたことに相当する。
E 4 = V IAV IP+ V IAV +*+
V IFV IK+ −このようにニューロンの出力
値の2次式で表現される条件ならば、それを組込んでも
本発明と同じ手法で処理できる。
V IFV IK+ −このようにニューロンの出力
値の2次式で表現される条件ならば、それを組込んでも
本発明と同じ手法で処理できる。
なお、以上の説明では全ての配線について1本の経路を
想定していたが、各配線を複数本に相当させてもよい。
想定していたが、各配線を複数本に相当させてもよい。
この場合には各配線に重みW、を設定し、エネルギー式
のニューロン値■1の代わりにWIVIを用いればよい
。
のニューロン値■1の代わりにWIVIを用いればよい
。
つぎに本願第2の発明の詳細を実施例により説明する。
ここではLSIの配線問題として、第9図に示すように
4×4の配線グリッド上での2層配線について説明する
。
4×4の配線グリッド上での2層配線について説明する
。
第9図に示すように4×4の配線グリッドでは■〜■の
領域とA−Xの24個の境界がある。ここで配線ネット
の端子は■〜■の領域を指し、A−Xの各境界の配線容
量は1であるとする。例えば8木の配線ネットが配線容
量を見たして配線された例を第10図に示す。
領域とA−Xの24個の境界がある。ここで配線ネット
の端子は■〜■の領域を指し、A−Xの各境界の配線容
量は1であるとする。例えば8木の配線ネットが配線容
量を見たして配線された例を第10図に示す。
以下、技術的課題をいくつかに分けて説明する。
(1)部分問題への分割
配線問題は一般に大規模な組合せ問題であり、このまま
で解くには膨大な時間がかかるため、ここでは部分問題
として領域の4分割を設定し、この部分問題をくり返し
実行することにより問題全体を解く場合を説明するが、
もっと大規模な例への拡張は可能である。
で解くには膨大な時間がかかるため、ここでは部分問題
として領域の4分割を設定し、この部分問題をくり返し
実行することにより問題全体を解く場合を説明するが、
もっと大規模な例への拡張は可能である。
第11図に示すように領域を4分割して得られる小領域
をA、B、C,D、小領域間の境界をQl、Q2.Q3
.Q4とする。次に小領域間の接続パターンについて考
える。ここでは小領域間の配線がどの境界を通過するか
について着目して考える。但し、配線経路としてはでき
るだけ最短経路が望ましいが、迂回経路についてもある
程度考慮することとする。同−小領域内の配線は小領域
外に出ることはないこと、及び1つの配線が同一の小領
域間の境界を2度以上経由することはないことを仮定す
ると、小領域間の接続は第12図に示すように6種類と
なり、各々について2つの経路が考えられる。この2つ
の経路のいずれをとるかをニューロンの出力値で表わす
。すなわち、各配線毎にニューロンを備え、例えばAB
間の配線についてはニューロンの出力値が0のときA−
Bとなり、出力値が1のとき、A−D−C−Bとなる。
をA、B、C,D、小領域間の境界をQl、Q2.Q3
.Q4とする。次に小領域間の接続パターンについて考
える。ここでは小領域間の配線がどの境界を通過するか
について着目して考える。但し、配線経路としてはでき
るだけ最短経路が望ましいが、迂回経路についてもある
程度考慮することとする。同−小領域内の配線は小領域
外に出ることはないこと、及び1つの配線が同一の小領
域間の境界を2度以上経由することはないことを仮定す
ると、小領域間の接続は第12図に示すように6種類と
なり、各々について2つの経路が考えられる。この2つ
の経路のいずれをとるかをニューロンの出力値で表わす
。すなわち、各配線毎にニューロンを備え、例えばAB
間の配線についてはニューロンの出力値が0のときA−
Bとなり、出力値が1のとき、A−D−C−Bとなる。
(2)ニューロン相互結合回路の最適化問題とLSI配
線への応用 このようなニューロンが相互結合されたニューラルネッ
トワークで最適化問題を解く手法については1101)
rieldモデルとして公知である。これは、1番目の
ニューロンの出力値をVr i番11とj番目のニ
ューロン間の重みをTz、j番目−1のニューロンの外
部入力を11としたとき、ニューラルネットワークの収
束した状態は Σ I I Vr (6) で表現されるエネルギーの極小値となることを利用し、
与えられた問題が式(6)のエネルギーの最小化問題と
して表現できるならばそこから重みT+1と外部人ノJ
I+を求めてニューラルネットワークにより収束解を求
めることにより最適化問題が解ける。従って、LSIの
配線問題の部分問題を上記の式(6)で表現できればよ
い。
線への応用 このようなニューロンが相互結合されたニューラルネッ
トワークで最適化問題を解く手法については1101)
rieldモデルとして公知である。これは、1番目の
ニューロンの出力値をVr i番11とj番目のニ
ューロン間の重みをTz、j番目−1のニューロンの外
部入力を11としたとき、ニューラルネットワークの収
束した状態は Σ I I Vr (6) で表現されるエネルギーの極小値となることを利用し、
与えられた問題が式(6)のエネルギーの最小化問題と
して表現できるならばそこから重みT+1と外部人ノJ
I+を求めてニューラルネットワークにより収束解を求
めることにより最適化問題が解ける。従って、LSIの
配線問題の部分問題を上記の式(6)で表現できればよ
い。
以下では、1lopfNeldモデルのエネルギー式の
表現について述べる。
表現について述べる。
(2・1)配線の均等分布
LSIの配線を考えるとき、配線が局所に集中すると配
線不能となり易い。そこで配線ができるだけ均等に分布
するように考慮する。すなわち4分割においては、第1
1図の小領域間の境界Ql。
線不能となり易い。そこで配線ができるだけ均等に分布
するように考慮する。すなわち4分割においては、第1
1図の小領域間の境界Ql。
Q2.Q3.Q4を経由する配線数が均等であることを
次の式で表現する。
次の式で表現する。
E1= (n (Ql)−a) 2
+輸(Q2) −a)
+(n (Q3) −a) 2
+ (n (Q4)−a) (7)但し
であり、各々Ql、Q2.Q3.Q4を経由する配線数
をニューロンの出力値で表現したものである。またaは
4分割における全距離を4で割ることにより得られる境
界経由配線数の平均値である。
をニューロンの出力値で表現したものである。またaは
4分割における全距離を4で割ることにより得られる境
界経由配線数の平均値である。
Elはニューロンの出力値の2次式で表わすことができ
、また上式のようにElの最小値は境界Q1、Q2.Q
3.Q4を通過する配線数が全て平均値となる状態であ
るため、Elをニューラルネットワークのエネルギー表
現と考えることができる。
、また上式のようにElの最小値は境界Q1、Q2.Q
3.Q4を通過する配線数が全て平均値となる状態であ
るため、Elをニューラルネットワークのエネルギー表
現と考えることができる。
(2・2)各配線の最短化
また、各々の小領域間の配線ができるたけ最短距離をと
ることを制約条件として次のように表わす。
ることを制約条件として次のように表わす。
E 2 = ’X:、 V l+ ’X:、 V
+ + ΣV + + ΣViB IID
16Bc 1(CD:
(7)式(9) 、J=す、AB、AD、BC,CD間
の経路が迂回するときはペナルティが課せられる。
+ + ΣV + + ΣViB IID
16Bc 1(CD:
(7)式(9) 、J=す、AB、AD、BC,CD間
の経路が迂回するときはペナルティが課せられる。
従ってこれらの経路が最短距離で配線されるとき、エネ
ルギーE2は最小となる。
ルギーE2は最小となる。
以上のElとElを用いて4分割問題をニューラルネッ
トワークのエネルギー式として表現することができ、こ
れよりニューロン間の重みと外部入力を求めることがで
きる。基本的にはこの処理を再帰的にくり返すことによ
り配線経路を決定するがEl、Eまたけては不充分であ
り、領域外部の彩管を考慮する必要がある。そこで第1
3図に示すようにR1−R8の外部境界を含めて考える
。
トワークのエネルギー式として表現することができ、こ
れよりニューロン間の重みと外部入力を求めることがで
きる。基本的にはこの処理を再帰的にくり返すことによ
り配線経路を決定するがEl、Eまたけては不充分であ
り、領域外部の彩管を考慮する必要がある。そこで第1
3図に示すようにR1−R8の外部境界を含めて考える
。
この領域に関する配線の端子はA、B、C,D、及びR
1−R8を含めて12種類とする。R1−。
1−R8を含めて12種類とする。R1−。
R8はA、R2,R3はB、R4,R5はC,R6、R
7はDとみなすことにより、上記のE]。
7はDとみなすことにより、上記のE]。
B2のエネルギー式をそのまま用いることができる。例
えばR1−R3間の配線はA−B間の配線とみなすこと
ができる。但し、外部境界間の配線として、例えばR1
−R4間の配線は、これをA6間の配線とみなし、第7
図と同様に考えると第14図(a)に示すような2つの
経路が考えられる。しかしこの2つの経路を比較すると
経路1の折れ曲り数は3、経路0の折れ曲り数は1とな
る。
えばR1−R3間の配線はA−B間の配線とみなすこと
ができる。但し、外部境界間の配線として、例えばR1
−R4間の配線は、これをA6間の配線とみなし、第7
図と同様に考えると第14図(a)に示すような2つの
経路が考えられる。しかしこの2つの経路を比較すると
経路1の折れ曲り数は3、経路0の折れ曲り数は1とな
る。
従って折れ曲り数最小の観点からは経路Oか望ましい。
同様のことは第14図(b)、(C)、(d)に示すR
2−R7間、R3−R6間、R5−R8間についても考
えられる。従って折れ曲り数か最小となることをエネル
ギー式において次のように表現する。
2−R7間、R3−R6間、R5−R8間についても考
えられる。従って折れ曲り数か最小となることをエネル
ギー式において次のように表現する。
E3寓Σ vl+Σ V
FRI−R41GR2−R7
これによりEl、B2.B3の3つの項に適切なパラメ
ータを加えて重みつき和をとることにより、3つの項の
最小値探索のためのエネルギー関数をニューロンの出力
値の2次形式で表現することができる。
ータを加えて重みつき和をとることにより、3つの項の
最小値探索のためのエネルギー関数をニューロンの出力
値の2次形式で表現することができる。
(2・3)境界線の分割
以上により領域4分割を行い、その次のステップとして
各小領域A、B、C,Dの4分割を行えばよいが、その
途中に境界線Ql、Q2.Q3Q4の2分割を行う必要
がある。すなわち境界Q1を通過する配線についてQl
の上半分を通過するか下半分を通過するかを決定しなけ
ればならない。これを第15図に示す。この場合におい
ても各々の境界の半分を通過する本数が均等である方か
望ましい。そこで境界Q、を通過するj番目の配線をニ
ューロン■日の出力値で表わし、V、が1のときj番目
の配線がQ、を通過し、v+、がφのときQ 12を通
過するとみなす。このときQ i 1とQl2.Q21
とQ22.Q3]とQB2.Q41と042を通過する
本数が均等であることは次の式により表現できる。
各小領域A、B、C,Dの4分割を行えばよいが、その
途中に境界線Ql、Q2.Q3Q4の2分割を行う必要
がある。すなわち境界Q1を通過する配線についてQl
の上半分を通過するか下半分を通過するかを決定しなけ
ればならない。これを第15図に示す。この場合におい
ても各々の境界の半分を通過する本数が均等である方か
望ましい。そこで境界Q、を通過するj番目の配線をニ
ューロン■日の出力値で表わし、V、が1のときj番目
の配線がQ、を通過し、v+、がφのときQ 12を通
過するとみなす。このときQ i 1とQl2.Q21
とQ22.Q3]とQB2.Q41と042を通過する
本数が均等であることは次の式により表現できる。
B4− (n (Qll)−n (Ql2))2+
(n (Qll ン −n(Q22)> 2+ (
n (Q31)−n (Q32))2+ (n (Q4
1)−n (Q42))2 (It)但し また、境界線の2分割においても経路長を最小化するこ
とが必要である。例えば第16図は第15図の領域A、
Bを上下に2分割して各々AI。
(n (Qll ン −n(Q22)> 2+ (
n (Q31)−n (Q32))2+ (n (Q4
1)−n (Q42))2 (It)但し また、境界線の2分割においても経路長を最小化するこ
とが必要である。例えば第16図は第15図の領域A、
Bを上下に2分割して各々AI。
A2.B1.B2とし、Al−B1を結ぶ配線を表わし
たものであるが、この場合はニューロンの出力値が1で
ある方が経路長が短い。同様のことはA2−82を結ぶ
配線についても言える。そこで、A8間の配線について
経路長最小となるエネルギー項を表現すると次のように
なる。
たものであるが、この場合はニューロンの出力値が1で
ある方が経路長が短い。同様のことはA2−82を結ぶ
配線についても言える。そこで、A8間の配線について
経路長最小となるエネルギー項を表現すると次のように
なる。
E 5= Σ(1−■+ ) + X:、 ■+
(13)εA1.BI
IIF^2. 82これはAl−B1を結ぶ配
線が012を通る時、及びA2−82を結ぶ配線がQl
lを通る時ペナルティとなることを表わしている。BC
間、CD間、DA間にも同様の考え方で定式化すること
ができる。
(13)εA1.BI
IIF^2. 82これはAl−B1を結ぶ配
線が012を通る時、及びA2−82を結ぶ配線がQl
lを通る時ペナルティとなることを表わしている。BC
間、CD間、DA間にも同様の考え方で定式化すること
ができる。
以上により境界の2分割をニューラルネットワークで表
現することが可能となった。
現することが可能となった。
(3)手法の応用
本実施例の処理過程を第10図に示した例題を用いて説
明する。
明する。
最初に第11図のように領域4分割を行う。このときB
2.B4.B7.B8は小領域内の配線であるためここ
では考慮しない。そこてLl、B3、B5.B6の4本
についてニューラルネットワークにより表現する。これ
を第17図に図示する。配線し、に相当するニューロン
’f−v I とすると Vl、−0,V3−0.V5−1.V6−0(7)(!
:き、前に述べたエネルギーEl、E2は最小となるこ
とがわかる。従ってニューラルネットワークはこの値に
収束することが予想され、これにより領域4分割が行え
る。分割結果を第18図に示す。
2.B4.B7.B8は小領域内の配線であるためここ
では考慮しない。そこてLl、B3、B5.B6の4本
についてニューラルネットワークにより表現する。これ
を第17図に図示する。配線し、に相当するニューロン
’f−v I とすると Vl、−0,V3−0.V5−1.V6−0(7)(!
:き、前に述べたエネルギーEl、E2は最小となるこ
とがわかる。従ってニューラルネットワークはこの値に
収束することが予想され、これにより領域4分割が行え
る。分割結果を第18図に示す。
次に第15図のように境界線の2分割を行う。
第18図より境界Q1を横切る配線はLl、B5゜Ql
を横切る配線はB5.QBを横切る配線はB6、Q4を
横切る配線はB3である。これらをニューロン表現した
ものを第19図に示す。これより前述のエネルギーE4
.E5の最小となる状態は次のように予想される。
を横切る配線はB5.QBを横切る配線はB6、Q4を
横切る配線はB3である。これらをニューロン表現した
ものを第19図に示す。これより前述のエネルギーE4
.E5の最小となる状態は次のように予想される。
Ql :Vl−1,V5−0
Ql : V5−O
QB:どちらでもよい(ここではV6−1とする)
Q4 : V3−0
これにより境界2分割が行える。この結果を第20図に
示す。
示す。
次にこの結果を用いて4分割された4つの領域■■
を更に各々4分割する。このニューロン表現を第21図
に示す。配線り、に相当するニューロンをVlとし、前
述のエネルギー式El、E2、B3を4つの領域につい
て各々最小とする解は次のようになる。
を更に各々4分割する。このニューロン表現を第21図
に示す。配線り、に相当するニューロンをVlとし、前
述のエネルギー式El、E2、B3を4つの領域につい
て各々最小とする解は次のようになる。
領域■:V1−0.V2−0.V3−0領域e:Vl−
1,V4−0 領域0:V6−1.V8−0 領域◎: V3−0.V6−0.V7−0従って各々の
領域に対応するニューラルネットワークはこの値に収束
することが予想され、これより16分割が行える。この
分割結果を第22図に示す。これは第10図と一致して
いる。このように4分割をくり返すことにより最適解を
得ることができる。
1,V4−0 領域0:V6−1.V8−0 領域◎: V3−0.V6−0.V7−0従って各々の
領域に対応するニューラルネットワークはこの値に収束
することが予想され、これより16分割が行える。この
分割結果を第22図に示す。これは第10図と一致して
いる。このように4分割をくり返すことにより最適解を
得ることができる。
本手法を用いた16分割のフローチャートを第8図に示
す。
す。
なお、第8図中ステップSBI、SB3、SB5、SB
7、SBQは全体を4分割し、4つの境界を横切る配線
を見つける部分である。また、ステップ5B11.5B
13.5B15.5B17.5B19.5B21は4つ
の境界をそれぞれ2分割し、各々を横切る配線を見つけ
る部分である。
7、SBQは全体を4分割し、4つの境界を横切る配線
を見つける部分である。また、ステップ5B11.5B
13.5B15.5B17.5B19.5B21は4つ
の境界をそれぞれ2分割し、各々を横切る配線を見つけ
る部分である。
さらに、ステップ5B23.5B25.5B27.5B
29.5B31.5B3B、5B35は4分割された領
域を更に4分割し、その間の境界を横切る配線を見つけ
る部分である。
29.5B31.5B3B、5B35は4分割された領
域を更に4分割し、その間の境界を横切る配線を見つけ
る部分である。
なお、この操作をくり返し適用することにより、64分
割、256分割、・・・ と行うことができるのはいう
までもないことである。またステップ5B11.5B1
3.5B15.5B17.5BI9、SB2]の部分及
びステップ5B23.5B25、S B 2.7.5B
29.5B31.5B33.5B35の部分は各々4回
のくり返し処理を行っているが、これを並列処理するこ
とも可能である。
割、256分割、・・・ と行うことができるのはいう
までもないことである。またステップ5B11.5B1
3.5B15.5B17.5BI9、SB2]の部分及
びステップ5B23.5B25、S B 2.7.5B
29.5B31.5B33.5B35の部分は各々4回
のくり返し処理を行っているが、これを並列処理するこ
とも可能である。
なお、本実施例の説明においては、全ての配線について
1本の経路を想定していたが、第1の発明と同様に、複
数の配線をまとめて1本の経路としてもよい。この場合
には各配線に重みW、を設定し、エネルギー式のニュー
ロン値v1の代わりにw、V、を用いればよい。
1本の経路を想定していたが、第1の発明と同様に、複
数の配線をまとめて1本の経路としてもよい。この場合
には各配線に重みW、を設定し、エネルギー式のニュー
ロン値v1の代わりにw、V、を用いればよい。
また、ここで示したエネルギー関数は一例であり、これ
以外にも種々の変形が可能である。すなわちニューロン
の出力値の1次及び2次式で表現される条件ならばそれ
を容易に組込むことができる。
以外にも種々の変形が可能である。すなわちニューロン
の出力値の1次及び2次式で表現される条件ならばそれ
を容易に組込むことができる。
前記第1及び第2の実施例は本願発明の特徴であるニュ
ーロン回路を用いてする配線問題の解法を示すものであ
ったが、この手法を実現するための装置として、次のよ
うな構成要件を備えたものを作ることができる。
ーロン回路を用いてする配線問題の解法を示すものであ
ったが、この手法を実現するための装置として、次のよ
うな構成要件を備えたものを作ることができる。
(1)配線領域を所定の複数の小領域に分割する手段2
31゜ (2)各配線が通過することができる前記小領域間の境
界をニューロンで表わす手段232゜ (3)前記ニューロンが相互結合されて成るニューラル
回路233゜ (4)前記ニューラル回路の収束値234によって配線
経路を決定する手段235゜ (5)前記決定する手段の出力を表示する手段236゜ この構成を第23図に示した。配線経路をエネルギー値
最小で求めるための回路233を備えている点に特徴が
あり、Hopfjeld modelなどを適用して解
を求めるものとしている。
31゜ (2)各配線が通過することができる前記小領域間の境
界をニューロンで表わす手段232゜ (3)前記ニューロンが相互結合されて成るニューラル
回路233゜ (4)前記ニューラル回路の収束値234によって配線
経路を決定する手段235゜ (5)前記決定する手段の出力を表示する手段236゜ この構成を第23図に示した。配線経路をエネルギー値
最小で求めるための回路233を備えている点に特徴が
あり、Hopfjeld modelなどを適用して解
を求めるものとしている。
上述してきたように、本実施例によれば、ニューラル回
路を用いた信号処理で結果出力を得ることとしたから全
ての配線処理を並列に取扱うため、並列処理により大幅
な高速化を達成することができる。また、どの回路要素
とどの回路要素とをまず結線するかという配線順序を設
定する必要がないため、従来方式よりも高品質な配線が
11tられる。
路を用いた信号処理で結果出力を得ることとしたから全
ての配線処理を並列に取扱うため、並列処理により大幅
な高速化を達成することができる。また、どの回路要素
とどの回路要素とをまず結線するかという配線順序を設
定する必要がないため、従来方式よりも高品質な配線が
11tられる。
さらにニューラル回路で部分問題を解くようにすると回
路網(ネットワーク)の規模の増大を防くことができる
。
路網(ネットワーク)の規模の増大を防くことができる
。
ニューラル回路I・に関してはl1oprieldモデ
ルを用い、ニューロンの出力値の2次表現としてエネル
ギー関数を設定することにより各ニューロン間の重みと
各ニューロンの外部人力を設定することができる。また
、このネットワークは必ずエネルギーの極小値に収束す
る。このネットワークの収束解からエネルギーが極小と
なる配線経路を容易に求めることができる。
ルを用い、ニューロンの出力値の2次表現としてエネル
ギー関数を設定することにより各ニューロン間の重みと
各ニューロンの外部人力を設定することができる。また
、このネットワークは必ずエネルギーの極小値に収束す
る。このネットワークの収束解からエネルギーが極小と
なる配線経路を容易に求めることができる。
以上に述べたように本願箱1の発明によれば、LSIの
配線問題をその要部にニューラル回路をおいて高速に解
くことができるようにし、また、従来手法のようにあら
かしめ配線順序を設定する必要がないため、高品質の配
線を行うことができるから、その効果は絶大である。
配線問題をその要部にニューラル回路をおいて高速に解
くことができるようにし、また、従来手法のようにあら
かしめ配線順序を設定する必要がないため、高品質の配
線を行うことができるから、その効果は絶大である。
また、本願箱2の発明によれば、LSIの配線問題を部
分問題に分割することとし、その分割された問題につい
て、ニューラルネットワークを適用しニューラルネット
ワークで高速に解くことができるようにした。
分問題に分割することとし、その分割された問題につい
て、ニューラルネットワークを適用しニューラルネット
ワークで高速に解くことができるようにした。
第1図は本発明のフローチャートを表わす概略図、
第2図は本発明の1実施例である3×3配線グリツドを
表わす図、 第3図は3×3の配線グリッド上の1経路のグラフ表現
を表わす図、 第4図は3木の配線の例を示す図、 第5図は3木の配線のグラフ表現を表わす図、第6図は
3木の配線のニューラルネットワーク表現の重みと外部
入力を表わす図、 第7図は3本の配線のニューラルネットワークの収束例
を表わす図、 第8図は本発明の概略フローチャートを表わす図、 第9図は4×4の配線グリッドを表わす図、第10図は
8木の配線の例を示す図、 第11図は配線領域の4分割を表イ〕ず図、第12図は
4分割された領域間の配線を表わす図、 第13図は外部境界を含めた領域の4分割を表わす図、 第14図は外部境界間の配線を表わす図、第15図は境
界線の2分割を表わす図、第16図は境界線の2分割に
おける紅路長の制約を表わす図、 第17図は実施例における領域4分割を表わす図、 第18図は実施例における領域4分割の結果を表わす図
、 第19図は実施例における境界線の2分割を表わす図、 第20図は実施例における境界線の2分割結果を表わす
図、 第21図は実施例における領域16分割を表わす図、 第22図は実施例における領域16分割の結果を表わす
図、 第23図は本発明の装置の機能ブロック図である。 231・・・分割手段 232・・・境界をニューロンて表す手段233・・・
ニューロン回路 234・・・収束値 235・・・配線経路決定手段 236・・・表示手段
表わす図、 第3図は3×3の配線グリッド上の1経路のグラフ表現
を表わす図、 第4図は3木の配線の例を示す図、 第5図は3木の配線のグラフ表現を表わす図、第6図は
3木の配線のニューラルネットワーク表現の重みと外部
入力を表わす図、 第7図は3本の配線のニューラルネットワークの収束例
を表わす図、 第8図は本発明の概略フローチャートを表わす図、 第9図は4×4の配線グリッドを表わす図、第10図は
8木の配線の例を示す図、 第11図は配線領域の4分割を表イ〕ず図、第12図は
4分割された領域間の配線を表わす図、 第13図は外部境界を含めた領域の4分割を表わす図、 第14図は外部境界間の配線を表わす図、第15図は境
界線の2分割を表わす図、第16図は境界線の2分割に
おける紅路長の制約を表わす図、 第17図は実施例における領域4分割を表わす図、 第18図は実施例における領域4分割の結果を表わす図
、 第19図は実施例における境界線の2分割を表わす図、 第20図は実施例における境界線の2分割結果を表わす
図、 第21図は実施例における領域16分割を表わす図、 第22図は実施例における領域16分割の結果を表わす
図、 第23図は本発明の装置の機能ブロック図である。 231・・・分割手段 232・・・境界をニューロンて表す手段233・・・
ニューロン回路 234・・・収束値 235・・・配線経路決定手段 236・・・表示手段
Claims (2)
- (1)所定の配線領域内で複数の回路構成要素間の配線
経路を求めるニューラルネットワークを用いた配線方式
において、 前記配線領域を複数の小領域に分割する分割手段と、 この分割手段で分割された小領域間の各配線が通過可能
な境界に対し求める配線経路毎にニューロンに置換える
置換手段と、 この置換手段で置換えられたニューロンを配線経路上の
制約に従って重み付け結合してニューラルネットワーク
を構成する構成手段と、 この構成手段で構成されたニューラルネットワークにお
けるニューロンの収束値により配線経路を決定する配線
手段と を有することを特徴とするニューラルネットワークを用
いた配線方式。 - (2)所定の配線領域内で複数の回路構成要素間の配線
経路を求めるニューラルネットワークを用いた配線方式
において、 前記配線領域を4分割する分割手段と、 この分割手段で4分割された領域間の境界線に対し通過
可能な配線経路毎にニューロンに置換える置換手段と、 この置換手段で置換えられたニューロンを配線経路上の
制約に従って重み付け結合してニューラルネットワーク
を構成する構成手段と、 この構成手段で構成されたニューラルネットワークにお
けるニューロンの収束値により前記境界線を通過する最
適な配線経路を決定する配線手段と、 を有し、全ての回路構成要素間の配線経路が形成される
まで前記分割手段で分割された各領域に対する4分割を
繰り返して配線経路を順次決定していくことを特徴とす
るニューラルネットワークを用いた配線方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2250372A JPH04130968A (ja) | 1990-09-21 | 1990-09-21 | ニューラルネットワークを用いた配線方式 |
US07/763,448 US5402359A (en) | 1990-09-21 | 1991-09-20 | Method and apparatus for determining wiring routes by utilizing artificial neural networks |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2250372A JPH04130968A (ja) | 1990-09-21 | 1990-09-21 | ニューラルネットワークを用いた配線方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04130968A true JPH04130968A (ja) | 1992-05-01 |
Family
ID=17206943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2250372A Pending JPH04130968A (ja) | 1990-09-21 | 1990-09-21 | ニューラルネットワークを用いた配線方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5402359A (ja) |
JP (1) | JPH04130968A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US11455526B2 (en) | 2018-09-18 | 2022-09-27 | Kabushiki Kaisha Toshiba | Neural network device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07200512A (ja) * | 1993-09-13 | 1995-08-04 | Ezel Inc | 最適化問題解決装置 |
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GB2589352A (en) * | 2019-11-27 | 2021-06-02 | Instadeep Ltd | Electrical circuit design |
EP4066149A1 (en) | 2019-11-27 | 2022-10-05 | InstaDeep Ltd | Electrical circuit design |
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Publication number | Priority date | Publication date | Assignee | Title |
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1990
- 1990-09-21 JP JP2250372A patent/JPH04130968A/ja active Pending
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- 1991-09-20 US US07/763,448 patent/US5402359A/en not_active Expired - Fee Related
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---|---|
US5402359A (en) | 1995-03-28 |
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