JPS63121978A - 大規模組合せ問題の最適化処理装置 - Google Patents

大規模組合せ問題の最適化処理装置

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JPS63121978A
JPS63121978A JP61268078A JP26807886A JPS63121978A JP S63121978 A JPS63121978 A JP S63121978A JP 61268078 A JP61268078 A JP 61268078A JP 26807886 A JP26807886 A JP 26807886A JP S63121978 A JPS63121978 A JP S63121978A
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JP
Japan
Prior art keywords
data
host computer
unit
storage device
elements
Prior art date
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Pending
Application number
JP61268078A
Other languages
English (en)
Inventor
Kaoru Kawamura
薫 河村
Hiroshi Shiraishi
白石 博
Toshiyuki Shibuya
利行 澁谷
Hideki Mito
三渡 秀樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP61268078A priority Critical patent/JPS63121978A/ja
Publication of JPS63121978A publication Critical patent/JPS63121978A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [概要] 大規模組合せ問題の最適化処理装置であって、組合せ要
素の最適化処理を複数の単位プロセッサを用いシミュレ
ーティッド・アニーリング法により並列処理を行わせて
処理の高速化を図る。
[産業上の利用分野] 本発明は大規模組合せ問題の最適化処理装置に関し、更
に詳しくは集積回路の配置問題等に代表される大規模組
合せ問題の最適化処理を行うR適化処理装置に関する。
サブストレート基板上に最適に配置を行おうとすると、
配置される組合せ要素(例えばICチップ)を個々に比
較して最適な方を選択するというシーケンスを組合せ要
素の数だけ繰返す必要があり、計算機に比較演算処理を
行わせても膨大な時間がかかつている。そのため、大規
模組合せ問題のR適化処理を高速に行うことが要請され
ている。
[従来の技術] 大規模組合せ問題は、複数個の組合せ要素の中から、あ
る目的が与えられた場合に、その目的を達成するように
組合せ要素を組合せていくものである。第4図は大規模
組合せ問題の説明図である。
図はツリー(tree)状をなしており、各階層を接続
している枝が前述の組合せ要素に対応している。
図に示すように第1の階層から最終階層まで順次ノード
点く図の○印)において、最適な枝を選択して行きRF
4の階層まで到達した時点で組合せは終了する。第1の
階層のノード点で最適な枝を選択するに際しては初期値
が与えられるが、以降は、最適と思われる枝を選択し結
果が悪かったら元のノード点に引き返して、別の枝を選
択するというシーケンスを各階層毎に繰り返す。
しかしながら、このような方法では極めて効率が悪く膨
大な処理時間を必要とする。そこで、以下に示すような
評価関数式の比較演算を行う。今あるノード点における
現在の状態をi、新しい状態をj、最適化の評価関数を
Cとする。そして、c  (j )<c  (i  )
           ・・・(1)なる比較演算を行
うのである。即ち、1ステップ先読みを行って、(1)
式が満足されたら新しい状態(枝)を選択するのである
。この結果、評価量は第5図のflに示すように時間と
共に漸減する。しかしながら、このような方法では真の
最適解ではなく、局所最適解に陥るため、良質な解を得
るのは困難である。
そこで、シミュレーティッド・アニーリング法(以下S
A法と略す)という手法が用いられるようになった。S
A法は先述した(1)式に加えてr≦exp  [−(
c  (j ) −c  (i ) )/k T]・・
・(2) なる比較演算も行う。ここで、rはO〜1の範囲の値を
とる一様乱数、にはボルツマン定数、王は温度である。
ここで、定数に、Tが含まれていたのは、(2)式が元
々モンテカルロ法を利用したものであることに基づく。
即ち、SA法は〈1)式か又は(2)式の何れかを満足
したら、新しい状態jに移行するものであ為。これをプ
ログラム言語的に記述すると以下のようになる。
if  c  (j)<c  (i  )then  
新しい状態jに移行 if  r  ≦exp  [−(c  (j  ) 
 −c  (i  ))/kT] then  新しい状態jに移行 (2)式を更に詳細に説明すると、以下の通りである。
比較?!ti算初期の状態はT、が大きい場合に対応し
ている。王が大きい状態では(2)式の右辺は略1に等
しくなるので、(2)式は常に満足される。従って、比
較演算初期には、状態は1か゛らjに略無条件に移行す
ると考えてよい。逆に比較演算の終期には(2)式の右
辺は略0に等しくなるので、(2)式は常時満足されな
くなる。
SA法の本質は、(2)式が成立するようなある確率で
新しい状態jがたとえ悪いものであってもそれを受は入
れるところにある。これは最適化問題における初期値へ
の依存性を弱める効果がある。
第5図のflはSA法による評価mの推移を示している
。図より明らかなように、−時的に評価mが増えること
があるが、最終的に得られる解は「1よりも質の良いも
のとなっている。
〔発明が解決しようとする問題点I SA法は前述したように(1)式だけの最適化手法に比
較して解の質の向上を図ることができる。
しかしながら、(2)式の比較演算を行うため比較回数
が増大し、処理時間が大きくなる。
本発明はこのような点に鑑みてなされたものであって、
処理時間を大幅に短縮することができる大規模組合せ問
題の最適化処理装置を提供することを目的としている。
E問題点を解決するための手段] 第1図は本発明の原理ブロック図である。図において、
1はデータを入力し各種演算制御を行う′ボス[・計算
機、2は該ホスト計算機1に接続されシミュレーティッ
ド・アニーリング法を用いて組合せ要素の最適化処理を
並列で行う複数個の■位プロセッサ(PE1.PEz 
、・・・)より構成される並列計算機である。3は組合
せ要素のデータを記憶する記1装置、4は全ての組合せ
要素データをランダムに各単位プロセッサに割り当てる
割当装置である。
[作用コ このように構成された装置において、ホスト計算機1に
入力された組合せ要素データは記憶装置3に格納される
。次にホスト計算機1は割当装置4を起動し、これによ
り割当装ff4は記憶装置3に格納されている組合t!
要素データを読出して並列計n機2内の各単位プロセッ
サへの割当てを決定する。
各単位プロセッサは何れも第2図に示すような構成をし
ており、(1)、(2>式に示す比較演算を行うCPU
11.外部とのデータのやりとりを行う通信装置12及
び割当装置4から割当てられた組合せ要素データを格納
する記憶装V113よりなる。
割当装置4により割当てられた各組合せ要素データは、
各単位プロセッサ内の記4!!装置13に格納される。
全ての単位プロセッサへの割当てが完了すると、各単位
プロセッサ内のcpuiiは記憶装r!!113から読
出した組合わせ要素データを基に<1)、(2)式で示
される比較演算を行い、次の候補となるべき状態(枝)
を決定する。比較演算の結果は通信装置12を介してホ
スト計算機1に通知される。
ホスト計算li1は各単位プロセッサからの演算結果を
受けると、該当装H4を再起動し、各単位プロセッサへ
組合わせ要素データを再割当てする。
割当装置4の実行中に、ホスト計算機1は実際に組合わ
せ要素データの変更を行い、結果を記憶装置3に格納す
る。以上のようなシーケンスを繰り返し行うことにより
、第4図に示すようなツリー状の組合せの中から最適な
組合せが順次決定されていく。
[実施例] 以下、図面を参照して本発明の実施例を詳細に説明する
第3図は本発明の動作を示すフローチャートである。こ
この例では、配置改善問題をとりあげ、予想総配線長の
最小化を1指してモジュールの位置をベア交換すること
を前提としている。
ホスト計算ta1からモジュールデータを入力する(■
)。入力されたモジュールデータは記憶装[3に格納さ
れる。次に、割当装置4はホスト計算機1の起動を受け
て、各単位プロセッサにランダムに割当てる。〈■)。
各プロセッサは与えられたモジュールデータの中から交
換すべきモジュールベアを選択し、現在の予想総配線長
と、交換後の予想総配線長によって評価関数計算を行い
、そのベアを候補とするか否かを決定する(■)。
各単位プロセッサでは、候補が見つかるか又は予め定め
られた試行目標(N)以内で候補を決定できなかった場
合には、何れもその結果をホスト計算機1に通知する(
■)。
ホスト計算機1では各単位プロセッサの候補の中から実
際にベア交換を行うものを決定し、データの更新を行う
(■)、、更新されたデータは主記憶装置3に格納され
る。割当装置4はホスト計算11!1が計算中に並行し
て各単位プロセッサの担当モジュールの再割当てを行う
(■)。割当てられたモジュールデータは各単位プロセ
ッサ内の記憶装置13に格納される。図中、破線で示さ
れた部分は全ての単位プロセッサが処理を行う。
以上のシーケンス2を組合せが終了するまで行う。本発
明によれば、最も処理時間のかかる比較処理演算を複数
個の単位プロセッサが並列演算を行うので、処理時間が
大幅に短縮される。
[発明の効果] 以上詳細に説明したように、本発明によれば、組合せ要
素のシミュレーティッド・アニーリング法による比較演
算を複数個の単位プロセッサに並列に行わせることによ
り処理時間を大幅に短縮することができる。大規模組合
せ問題の最適化処理装置を実現することができる。
【図面の簡単な説明】
第1図は本発明の原理ブロック図、第2図は単位プロセ
ッサの構成図、第3図は本発明装置の動作を示すフロー
チャート、第4因は大規模組合せ問題の説明図、第5図
は評価■の推移を示す図である。 第1図において、 1はホスト計算機、 2は並列計算機、 3は記憶装置、 4は割当装置である。 第 1 図 角彎25く

Claims (1)

  1. 【特許請求の範囲】 データを入力し各種演算制御を行うホスト計算機(1)
    と、 該ホスト計算機(1)に接続され、シミュレーティッド
    ・アニーリング法を用いて組合せ要素の最適化処理を並
    列で行う複数個の単位プロセッサより構成される並列計
    算機(2)と、 組合せ要素のデータを記憶する記憶装置(3)と、全て
    の組合せ要素をランダムに各単位プロセッサに割当てる
    割当装置(4) とにより構成されてなる大規模組合せ問題の最適化処理
    装置。
JP61268078A 1986-11-11 1986-11-11 大規模組合せ問題の最適化処理装置 Pending JPS63121978A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61268078A JPS63121978A (ja) 1986-11-11 1986-11-11 大規模組合せ問題の最適化処理装置

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JP61268078A JPS63121978A (ja) 1986-11-11 1986-11-11 大規模組合せ問題の最適化処理装置

Publications (1)

Publication Number Publication Date
JPS63121978A true JPS63121978A (ja) 1988-05-26

Family

ID=17453578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61268078A Pending JPS63121978A (ja) 1986-11-11 1986-11-11 大規模組合せ問題の最適化処理装置

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JP (1) JPS63121978A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144563A (en) * 1989-03-16 1992-09-01 Hitachi, Ltd. Method and apparatus for optimizing element placement and method and apparatus for deciding the optimal element placement
US5200908A (en) * 1989-06-08 1993-04-06 Hitachi, Ltd. Placement optimizing method/apparatus and apparatus for designing semiconductor devices
US5285395A (en) * 1991-01-14 1994-02-08 Kabushiki Kaisha Toshiba Distribution generation system, and optimization system that adopts distribution generation system
JP2009540405A (ja) * 2006-06-09 2009-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 複数のプロセッサにまたがるセキュア・ブートのシステム、方法およびプログラム

Cited By (4)

* Cited by examiner, † Cited by third party
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US5200908A (en) * 1989-06-08 1993-04-06 Hitachi, Ltd. Placement optimizing method/apparatus and apparatus for designing semiconductor devices
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