KR910001557A - 컴퓨팅시스템의 명령 전달 장치 및 방법 - Google Patents

컴퓨팅시스템의 명령 전달 장치 및 방법 Download PDF

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KR910001557A
KR910001557A KR1019900007842A KR900007842A KR910001557A KR 910001557 A KR910001557 A KR 910001557A KR 1019900007842 A KR1019900007842 A KR 1019900007842A KR 900007842 A KR900007842 A KR 900007842A KR 910001557 A KR910001557 A KR 910001557A
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마이클 본이벤토 프란시스
로더릭 치솜 더글라스
데이비스 도즈 새미
엠. 데새 드루브쿠마
넬슨 맨데세 어니스트
보이스 맥네일 앤드류
닐 멘델슨 리챠드
Original Assignee
하워드 지. 피거로아
인터내셔날 비지네스 머신즈 코포레이션
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Abstract

내용 없음

Description

컴퓨팅 시스템의 명령 전달 장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 각각의 서브시스템에 접속된 다수의 장치를 가질 수 있는 다수의 지능 서브시스템에 접속된 호스트시스템을 포함하는 컴퓨터시스템의 블록도,
제 2도는 호스트시스템 및 하나의 지능 서브시스템을 상세히 도시하는 블록도,
제 3도는 호스트시스템과 지능 서브시스템 사이에서 정보를 교환하기 위한 명령어 인터페이스의 블록도.

Claims (46)

  1. 호스트 시스템 및 부착된 장치를 가질 수 있는 적어도 하나의 서브 시스템을 포함하는 데이터 치리 시스템에 있어서, 상기 호스트 시스템과 상기 하나의 서브 시스템 사이에서 정보를 전달하기 위한 명령어 인터페이스를 포함하고, 상기 명령어 인터페이스가 ; 명령이 상기 하나의 서브 시스템 또는 부착된 장치에 의해 수행될 동작의 형태를 나타내는 상기 호스트 시스템으로부터의 직접 명령 또는 간접 명령을 전달하기 위한 제1포트와 ; 상기 직접 명령 또는 상기 간접 명령중의 하나가 상기 제1포트에서 수신된 것을 나타내며, 또한 상기 하나의 서브 시스템 또는 부착된 장치중의 하나가 상기 제1포트에서 수신된 명령을 실행하는 것을 나타내는 코드를 상기 호스트 시스템으로부터 수신하기 위한 제2포트를 포함하는 데이터 처리 시스템.
  2. 제 1항에 있어서, 상기 직접 명령은 명령을 즉시 실행하는 상기 하나의 서브 시스템 또는 장치에 필요한 모든 정보를 내포하는 즉시 명령이며, 상기 간접 명령은 상기 서브시스템이 후속 실행을 위해 상기 호스트 시스템으로부터 페치될 서브 시스템 제어 블록(SCB)의 어드레스인 데이터 처리 시스템.
  3. 제 2항에 있어서, 상기 제2포트에서 수신된 간접 명령을 나타내는 코드는 다수의 즉시 명령 형태중의 하나가 수신된 것을 나타내기 위해 코드화되는 데이터 처리 시스템.
  4. 제 2항에 있어서, 제3포트 및 상기 제2포트가 비지인가의 여부를 나타내며, 또한 상기 하나의 서브 시스템이 명령을 채택 또는 거절했는지의 여부를 나타내는 코드를 상기 하나의 시스템으로부터 호스트 시스템으로 제공하기 위한 제3포트를 포함하는 데이터 처리 시스템.
  5. 제 4항에 있어서, 제어 신호를 상기 호스트 시스템으로부터 상기 하나의 서브 시스템으로 제공하기 위해 제4포트를 포함하며, 상기 제어 신호는 서브 시스템 리세트 신호를 포함하는 데이터 처리 시스템.
  6. 제 5항에 있어서, 상기 하나의 서브 시스템 또는 장치가 호스트 시스템으로 인터럽트를 제시하는 것을 나타내는 코드를 상기 하나의 서브 시스템으로부터 상기 호스트 시스템으로 제공하기 위한 제5포트를 포함하는 데이터 처리 시스템
  7. 시스템 메모리를 갖는 호스트 프로세서 및 부착된 장치를 가질 수 있는 적어도 하나의 지능 서브 시스템을 포함하는 컴퓨팅 시스템에 있어서, 상기 호스트 프로세서와 상기 하나의 지능 서브시스템 사이에서 정보를 전달하기 위한 상기 각각의 서브시스템에 포함된 명령어 인터페이스를 포함하며, 상기 명령어 인터페이스가 ; 명령이 지능 서브 시스템 또는 부착된 장치에 의해 수행될 동작의 형태를 나타내는 상기 호스트 프로세서로부터의 직접 명령 또는 간접 명령을 수신하기 위한 명령어 인터페이스 포트와 ; 상기 직접 명령 또는 상기 간접 명령중의 하나가 상기 명령어 인터페이스에서 수신된 것을 나타내는 제1부분 코드 및 상기 하나의 기능 서브 시스템 또는 부착된장치중의 하나가 상기 명령어 인터페이스포트에서 수신된 명령을 실행하는 것을 나타내는 제2코드를 갖는 코드를 상기 호스트 프로세서로부터 수신하기 위한 어텐션 포트를 포함하는 컴퓨팅 시스템.
  8. 제 7항에 있어서, 상기 직접 명령은 명령을 즉시 실행하는 서브 시스템에 필요한 모든 정보를 내포하는 즉시 명령이며, 상기 간접 명령은 서브 시스템이 후속 실행을 위해 호스트 프로세서로부터 패치하는, 상기 시스템 메모리에 기억된 서브 시스템 제어 블록(SCB)의 어드레스인 컴퓨팅 시스템.
  9. 제 8항에 있어서, 상기 어텐션 포트에서 수신된 간접 명령을 나타내는 코드는 다수의 상이한 즉시 명령 형태중의 하나가 수신된 것을 나타내기 위해 코드화되는 컴퓨팅 시스템.
  10. 제 9항에 있어서, 상기 SCB는 호스트 프로세서가 시스템 메모리로부터 서브시스템을 페치하고자 하는 적어도 다른 하나의 SCB의 어드레스를 포함하는 컴퓨팅 시스템.
  11. 제 10항에 있어서, 상기 SCB는 그 SCB에 내포된 동작을 수행하는데 필요한 데이터를 가지고 있는 상기 시스템 메모리내 버퍼들에 대한 일련의 포인터를 갖는 간접 리스트를 지적하는 어드레스를 포함하는 컴퓨티 시스템.
  12. 제 10항에 있어서, 상기 SCB는 종료상태 블록(TSB)의 시스템 메모리내 어드레스를 포함하며, 상기 TSB어드레스는 상기 SCB의 완료 또는 종료 상태를 기억하는 장소로서 서브시스템 또는 장치에 의해 사용되는 컴퓨팅 시스템.
  13. 컴퓨팅 시스템에 있어서, 호스트 프로세서와 ; 정보를 다수의 어드레스 가능한 장소에 기억시키기 위한 시스템 메모리와 ; 부착된 장치를 가질 수 있는 적어도 하나의 지능 서브 시스템과 ; 상기 호스트 프로세서와 상기 하나의 지능 서브시스템 사이에서 정보를 전달하기 위한 명령어 인터페이스를 포함하며, 상기 명령어 인터페이스가 ; 상기 호스트 프로세서가 명령을 즉시 실행하는 상기 하나의 지능 서브시스템에 필요한 모든 정보를 내포하는 직접 명령을 기록하거나, 또는 상기 호스트 프로세서가 상기 시스템 메모리내 어드레스 가능한 장소중의 한 장소에 기억된 서브시스템 제어 블록(SCB)의 어드레스인 간접 명령을 기록하는 명령어 인터페이스 레지스터와 ; 상기 호스트 프로세서가 상기 직접 명령 및 상기 간접 명령중의 하나의 명령이 상기 명령어 인터페이스 레지스터에 기록된 것을 나타내는 제1부분코드, 및 상기 하나의 지능 서브시스템 또는 부착된 장치중의 하나가 상기 명령어 인터페이스 레지스터에 기록된 명령을 실행하는 것을 나타내는 제2코드를 갖는 코드를 기록하는 어텐션 레지스터와 ; 상기 하나의 지능 서브시스템에 포함되며, 상기 어텐션 레지스터에 기록된 코드 및 상기 명령어 인터페이스레지스터에 기록된 명령을 판독하며, 만일 간접 명령이 있다면, 상기 시스템 메모리를 지적된 SCB어드레스에서 직접 억세스하기 위한 수단을 포함하며, 직접 명령은 상기 어텐션 레지스터에 기록된 제2부분의 코드에 따라서 상기 하나의 지능 서브시스템 또는 부착된 장치에 의해 직접 실행되며, SCB는 상기 어텐션 레지스터에 기록된 제2부분의 코드에 따라서 상기 하나의 지능 서브시스템 또는 부착된 장치에 의해 실행되는 컴퓨팅 시스템.
  14. 제 13항에 있어서, 상기 어텐션 레지스터에서 수신된 간접 명령을 나타내는 코드는 다수의 상이한 즉시 명령 형태중의 하나가 수신된 것을 나타내기 위해 코드화 되는 컴퓨팅 시스템.
  15. 제 13항에 있어서, 상기 호스트 프로세서에 의해 기록되는 어텐션 레지스터에 응답하여 제1상태로 세트되며, 상기 명령어 인터페이스 레지스터에 기록된 명령에 응답하여 제2상태로 세트되는 비지 비트 위치 및 초기 명령이 상기 명령어 인터페이스 레지스터 또는 상기 어텐션 레지스터에 기록되었을 때 후속 명령을 상기 명령어 인터페이스 레지스터 또는 상기 어텐션 레지스터에 기록하는 것을 금지하기 위한 제1상태로 세트되며, 상기 명령어 인터페이스 레지스터 및 상기 어텐션 레지스터에 상기 처리되는 초기 명령에 뒤따르는 후속 명령어 기록되게 해주는 제2상태로 세트되는 거절 비트 위치를 포함하는 명령이 비지/상태 레지스터를 포함하는 컴퓨팅 시스템.
  16. 제 15항에 있어서, 상기 하나의 지능 서브시스템이 상기 하나의 지능 서브시스템에 의한 상기 호스트프로세서로부터 명령의 실행 완료와 관련한 식별 코드 및 정보를 기록할 수 있는 인터럽트 상태 레지스터를 포함하며, 상기 호스트 프로세서가 상기 인터럽트 상태 레지스터의 내용을 판독하기 위한 수단을 포함하는 컴퓨팅 시스템
  17. 제 16항에 있어서, 상기 호스트 프로세서가 서브시스템 기능을 제어하는 정보를 기록하는 서브시스템 제어레지스터를 포함하며, 상기 정보는 상기 하나의 지능 서브시스템에 의해 판독되며 응답하는 컴퓨팅 시스템.
  18. 제 17항에 있어서, 상기 SCB는 상기 호스트 프로세서가 상기 하나의 지능 서브시스템을 상기 시스템 메모리로부터 페치하고자 하는 적어도 하나의 다른 SCB의 어드레스를 포함하는 컴퓨팅 시스템.
  19. 제 18항에 있어서, 상기 SCB는 그 SCB에 내포된 동작을 수행하는데 필요한 데이터를 가지고 있는 상기 시스템 메모리내 버퍼들에 대한 일련의 포인터를 갖는 간접 리스트를 지적하는 어드레스를 포함하는 컴퓨팅 시스템.
  20. 제 17항에 있어서, 상기 SCB는 종료상태 블록(TSB)의 시스템 메모리내 어드레스를 포함하며, 상기 TSB어드레스는 상기 SCB의 완료 또는 종료 상태를 기억하는 장소로서 서브시스템 또는 장치에 의해 사용되는 컴퓨팅 시스템.
  21. 호스트 시스템 및 부착된 장치를 가질 수 있는 적어도 하나의 서브 시스템을 포함하는 데이터 처리 시스템과, 상기 호스트 시스템 및 상기 하나의 서브 시스템 사이에서 정보를 전달하기 위한 명령어 인터페이스를 작동시키는 방법으로, 상기 방법이 ; 상기 하나의 서브시스템 또는 부착된 장치에 의해 수행될 동작의 형태를 나타내는 직접 명령 또는 간접 명령을 상기 호스트 시스템으로부터 상기 명령어 인터페이스의 제1포트로 제공하는 단계와 ; 상기 직접 명령 또는 상기 간접 명령중의 하나가 상기 제1포트에서 수신된 것을 나타내며, 상기 하나의 서브시스템 또는 부착된 장치중의 하나가 상기 제1포트에서 수신된 명령을 실행하는 것을 나타내는 코드를 상기 호스트 시스템으로부터 상기 명령어 인터페이스의 제2포트로 제공하는 단계를 포함하는 방법.
  22. 제 21항에 있어서, 상기 직접 명령을 즉시 실행하는 상기 하나의 서브시스템 또는 장치에 필요한 모든 정보를 내포하는 즉시 명령이며, 상기 간접 명령은 상기 서브시스템이 후속 실행을 위해 상기 호스트 시스템으로부터 패치하는 서브시스템 제어 블록(SCB)의 어드레인스 방법.
  23. 제 22항에 있어서, 상기 제2포트에서 수신된 간접 명령을 나타내는 코드는 다수의 상이한 즉시 명령 형태중의 하나가 수신된 것을 나타내기 위해 코드화되는 방법.
  24. 제 22항에 있어서, 상기 하나의 서브 시스템으로부터 상기 명령어 인터페이스의 제3포트로 상기 호스트 시스템에 의해 사용하기 위한 코드를 제공하는 단계를 포함하며, 상기 코드는 상기 하나의 서브 시스템이 명령을 채택 또는 거절하였는가의 여부를 나타내는 방법.
  25. 제 24항에 있어서, 상기 호스트 시스템으로부터 상기 명령어 인터페이스의 제4포트로 상기 하나의 서브 시스템에 필요한 제어 신호를 제공하는 단계를 포함하며, 상기 제어 신호는 서브 시스템 리세트 신호를 포함하는 방법.
  26. 제 25항에 있어서, 상기 호스트 시스템으로 인터럽트를 제시하는 것을 나타내는 상기 호스트 시스템에 제공하기 위한 코드를 상기 하나의 서브 시스템으로부터 상기 명령어 인터페이스의 제5포트로 제공하는 방법.
  27. 시스템 메모리를 갖는 호스트 프로세서, 부착된 장치를 가질 수 있는 적어도 하나의 지능 서브 시스템, 및 상기 호스트 프로세서와 상기 하나의 지능 서브시스템 사이에서 정보를 전달하기 위한 명령어 인터페이스를 포함하는 컴퓨팅 시스템 작동 방법으로, 상기 방법이 ; 상기 하나의 지능 서브 시스템 또는 부착된 장치에 의해 수행될 동작의 형태를 나타내는 직접 명령 또는 간접 명령을 상기 호스트 프로세서로부터 상기 명령어 인터페이스 포트로 제공하는 단계와 ; 상기 직접 명령 또는 상기 간접 명령중의 하나가 상기 명령어 인터페이스 포트에서 수신된 것을 나타내며, 상기 하나의 지능 서브 시스템 또는 부착된 장치중의 하나가 상기 명령어 인터페이스 포트에서 수신된 명령을 실행하는 것을 나타내는 코드를 상기 호스트 프로세서로부터 상기 명령어 인터페이스상의 어텐션 포트로 제공하는 단계를 포함하는 방법.
  28. 제 27항에 있어서, 상기 직접 명령은 명령을 즉시 실행하는 상기 하나의 지능 서브 시스템 또는 부착된 장치에 필요한 모든 정보를 내포하는 즉시 명령이며, 상기 간접 명령은 상기 하나의 지능 서브 시스템이 후속 실행을 위해 상기 시스템 메모리로부터 페치하는 서브 시스템 제어 블록(SCB)의 어드레스인 방법.
  29. 제 28항에 있어서, 상기 하나의 지능 서브 시스템으로부터 상기 명령어 인터페이스상의 명령어 비지/상태포트로 상기 지능 서브 시스템이 명령을 채택 또는 거절하는가의 여부를 나타내는 코드를 제공하는 단계를 포함하는 방법.
  30. 제 29항에 있어서, 상기 호스트 프로세서로부터 상기 명령어 인터페이스상의 서브 시스템 제어 포트로 상기 지능 서브 시스템에 필요한 제어 신호를 제공하는 단계를 포함하며, 상기 제어 신호는 서브 시스템 리세트 신호를 포함하는 방법.
  31. 제 30항에 있어서, 상기 하나의 지능 서브 시스템 또는 장치가 상기 호스트 프로세서로 인터럽트를 상기 호스트 프로세서에 제시하는 것을 나타내는 코드 및 그 인터럽트 이유를 상기 호스트 프로세서에 제공하기 위해 상기 하나의 지능 서브 시스템으로부터 인터럽트 상태 포트로 제공하는 단계를 포함하는 방법.
  32. 제 28항에 있어서, 상기 SCB는 상기 호스트 프로세서가 상기 시스템 메모리로부터 상기 지능 시스템을 페치시키고자 하는 적어도 하나의 다른 SCB의 어드레스를 포함하는 방법.
  33. 제 32항에 있어서, 상기 SCB는 SCB에 내포된 동작을 수행하는데 필요한 데이터를 가지고 있는 상기 시스템 메모리내 버퍼들에 대한 일련의 포인터를 갖는 간접 리스트를 지적하는 어드레스를 포함하는 방법.
  34. 제 28항에 있어서, 상기 SCB는 종료 상태 블록(TSB)의 시스템 메모리내 어드레스를 포함하며, 상기 TSB어드레스는 상기 SCB의 완료 또는 종료 상태를 기억하는 장소로서 상기 지능 서브 시스템 또는 장치에 의해 사용되는 방법.
  35. 호스트 프로세서, 다수의 어드레스 가능한 장소에 정보를 기억하기 위한 시스템 메모리, 부착된 장치를 가질 수 있는 적어도 하나의 서브 시스템, 및 상기 호스트 프로세서와 상기 하나의 지능 서브시스템 사이에서 정보를 전달하기 위한 명령어 인터페이스를 포함하는 컴퓨팅 시스템 작동 방법으로, 상기 방법이 ; 명령을 즉시 실행하는 상기 하나의 지능 서브시스템에 필요한 모든 정보를 내포하는 직접 명령, 또는 상기 시스템 메모리내 어드레스 가능한 장소에 기억된 서브 시스템 제어블록(SCB)의 어드레스인 간접 명령을 상기 호스트 프로세서에 의해 상기 명령어 인터페이스내 명령어 인터페이스 레지스터로 제공하는 단계와 ; 상기 직접 명령 및 상기 간접 명령중의 하나가 상기 명령어 인터페이스 레지스터에 제공된 것을 나타내는 제1부분 코드, 및 상기 하나의 지능 서브시스템 또는 부착 장치중의 하나가 상기 명령어 인터페이스 레지스터에 제공된 명령을 실행하는 것을 나타내는 제2부분 코드를 갖는 코드를 상기 호스트 프로세서에 의해 상기 명령어 인터페이스내 어텐션 레지스터로 제공하는 단계와, 상기 언텐션 레지스터에 제공된 코드, 및 상기 명령어 인턴페이스 레지스터에 제공된 명령을 상기 하나의 지능 서브 시스템에 의해 판독하는 단계와, 만일 간접 명령이 있다면, 상기 시스템 메모리를 지적된 SCB 어드레스에서 직접 억세스하는 단계를 포함하며, 상기 직접 명령은 상기 어텐션 레지스터에 기록된 제2부분의 코드에 따라서 상기 하나의 지능 서브 시스템 또는 부착된 장치에 의해 직접 실행되며, 상기 SCB는 상기 어텐션 레지스터에 기록된 제2부분의 코드에 따라서 상기 하나의 지능 서브 시스템 또는 부착된 장치에 의해 실행되는 방법.
  36. 제 35항에 있어서, 상기 호스트 프로세서에 의해 명령이 제공되는 어텐션 레지스터에 응답하여 상기 명령어 인터페이스내 명령어 비지/상태 포트의 비지 비트 위치를 상기 호스트 프로세서에 의해 명령이 제공되는 어텐션 레지스터에 응답하여 제1상태로 세트하며, 상기 명령어 인터페이스 레지스터에 제공된 명령에 응답했을 때는 제2상태로 세트되는 단계와 ; 상기 명령어 비지/상태 레지스터내 거절 비트 위치를 초기 명령이 상기 명령어 인터페이스 레지스터 또는 상기 어텐션 레지스터에 제공됐을 때, 후속 명령을 상기 명령어 인터페이스 레지스터 또는 상기 어텐션 레지스터로 제공하는 것을 금지하는 제1상태로 세트하며, 상기 초기 명령이 처리되어진 다음에 후속 명령을 상기 명령어 인터페이스 레지스터 및 상기 어텐션 레지스터로 제공되게 해주는 제2상태로 세트되는 단계를 포함하는 방법.
  37. 제 36항에 있어서, 상기 하나의 지능 서브 시스템에 의한 상기 호스트 프로세서로부터의 명령의 완료와 관련한 식별 코드 및 정보를 상기 하나의 지능 서브 시스템에 의해 상기 명령어 인터페이스내 인터럽트 상태 제리스터로 제공하는 단계를 포함하며, 상기 호스트 프로세서는 상기 인터럽트 상태 레지스터의 내용을 판독하는 방법.
  38. 제 37항에 있어서, 상기 호스트 프로세서에 의해 상기 명령어 인터페이스내 서브 시스템 제어 레지스터로 상기 서브시스템 기능을 제어하는 정보를 제공하는 단계를 포함하며, 상기 정보는 상기 하나의 지능 서브 시스템에 의해 판독되며 응답하는 방법.
  39. 제 38항에 있어서, 상기 SCB는 상기 호스트 컴퓨터가 상기 하나의 지능 서브 시스템을 상기 시스템 메모리로부터 페치하고자 하는 적어도 하나의 다른 SCB의 어드레스를 포함하는 방법.
  40. 제 39항에 있어서, 상기 SCB는 SCB에 내포된 동작을 수행하는데 필요한 데이터를 가지고 있는 상기 시스템 메모리내 버퍼에 대한 일련의 포인터를 갖는 간접 리스트를 지적하는 어드레스를 포함하는 방법.
  41. 제 35항에 있어서, 상기 SCB는 종료상태 블록(TSB)의 상기 시스템 메모리내 어드레스를 포함하며, 상기 TSB어드레스는 상기 SCB의 완료 또는 종료 상태를 기억하는 장소로서 시스템 또는 장치에 의해 사용되는 방법.
  42. 호스트 프로세서, 부착된 장치를 가질 수 있는 적어도 하나의 서브 시스템, 상기 호스트 프로세서와 상기 하나의 지능 서브 시스템 사이에서 정보를 전달하며, 명령을 상기 호스트 프로세서로부터 수신할 때 활성 상태에 있는 명령어 인터페이스 포트와, 상기 하나의 지능 서브시스템 또는 장치중의 하나가 상기 명령어 인터페이스 포트에서 명령을 수신할때를 나타내는 상기 호스트 프로세서로부터의 코드를 수신할 때 활성 상태에 있는 어텐션포트와, 비지 비트 위치 거절 비트 위치를 포함하는 명령어 비지/상태 포트 및 서브 시스템 리세트 비트 위치와 리세트 거절상태 비트 위치를 포하하는 서브 시스템 제어 포트를 포함하는 명령어 인터페이스를 포함하는 컴퓨터 시스템 작동 방법으로, 상기 방법이 ; 활성화되는 상기 어텐션 포트, 또는 온(ON)상태에 있는 상기 서브 시스템 제어 포트의 서브 시스템 리세트 비트 위치에 응답하여 상기 명령어 비지/상태 레지스터의 비지 비트 위치를 (ON)상태로 세트하는 단계와 ; 온(ON)상태에 있는 상기 서브 시스템 제어 포트의 리세트 비트 위치, 또는 온(ON)상태에 있는 상기 서브 시스템 제어 포트의 리세트 거절 상태 비트 위치에 응답하여 상기 명령어 비지/상태 포트의 거절 비트 위치를 온(ON)상태로 세트하는 단계를 포함하는 방법.
  43. 호스트 프로세서와, 부착된 장치를 가질 수 있는 적어도 하나의 서브 시스템과, 상기 호스트 프로세서와 상기 하나의 서브 시스템 사이에서 정보를 전달하며, 상기 호스트 컴퓨터로부터 명령을 수신할 때 활성화 상태에 있는 명령어 인터페이스 포트, 상기 하나의 지능 서브 시스템 또는 부착된 장치중의 하나가 상기 명령어 인터페이스 포트에서 명령을 수신하는 것을 나타내는 상기 호스트 컴퓨터로부터의 코드를 수신할 때 활성화되는 어텐션 포트, 서브 시스템을 리세트하며 시스템 인터럽트를 인에이블 또는 디제이블하기 위한 제어를 포함하는 서브 시스템 제어 포트를 포함하는 명령어 인터페이스를 포함하는 컴퓨터 시스템 작동 방법으로, 상기 방법이 ; 상기 호스트 프로세서로 하여금 상기 명령어 인터페이스 포트, 상기 어텐션 포트 및 상기 서브 시스템 제어 포트중의 하나에 기록하도록 대기하는 단계와 ; 상기 호스트 프로세서가 상기 명령어 인터페이스 포트, 상기 어텐션 포트 및 상기 서브 시스템 제어 포트에 기록할 수 있도록 상기 호스트 프로세서로부터의 인터럽트를 디제이블하는 단계와 ; 상기 서브 시스템 제어 포트에 기록이 있는가를 판단하며, 만일 기록이 있다면 상기 서브 시스템 제어 포트에 기록된 것을 처리하는 단계와 ; 만일 기록이 없다면, 상기 명령어 인터페이스 포트에 기록이 있는 가를 판단하며, 만일 기록이 있다면 상기 기록을 처리하는 단계와 ; 만일 기록이 없다면, 상기 어텐션 포트에 기록된 것을 처리하는 단계를 포함하는 방법.
  44. 제 43항에 있어서, 상기 명령어 인터페이스 포트에 기록을 처리하는 단계는 ; 상기 명령어 인터페이스 포트에 대한 이전의 기록이 처리되고 있는가를 판단하여, 만일 처리되고 있다면 현재 수신되는 명령을 무시하는 단계와 ; 만일 처리되고 있지 않다면, 현재 수신되는 명령을 처리하는 단계를 포함하는 방법.
  45. 제 44항에 있어서, 상기 어텐션 포트에 기록을 처리하는 단계는 ; 상기 어텐션 포트에의 선행 기록이 처리되고 있는가를 판단하여, 만일 처리되고 있다면, 현재 수신되는 명령을 무시하는 단계와 ; 만일 처리되고 있지 않다면, 현재 수신되는 명령을 처리하는 단계를 포함하는 방법.
  46. 제 45항에 있어서, 상기 서브 시스템 제어 포트 또는 상기 명령어 인터페이스 또는 상기 어텐션 포트에 기록을 처리하는 단계 다음에 상기 호스트 프로세서에 의한 인터럽트를 인에이블 하는 단계를 포함하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900007842A 1989-06-09 1990-05-30 컴퓨팅시스템의 명령 전달 장치 및 방법 KR920008459B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512165B1 (ko) * 1998-05-08 2005-11-11 삼성전자주식회사 충전 가능한 배터리의 용량 측정 방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5850573A (en) * 1990-08-16 1998-12-15 Canon Kabushiki Kaisha Control method for peripheral device in host computer connectable to a plurality of peripheral devices
US5251312A (en) * 1991-12-30 1993-10-05 Sun Microsystems, Inc. Method and apparatus for the prevention of race conditions during dynamic chaining operations
US5388218A (en) * 1992-02-14 1995-02-07 Advanced Micro Devices, Inc. Apparatus and method for supporting a transfer trapping discipline for a non-enabled peripheral unit within a computing system
WO1993023811A2 (en) * 1992-05-13 1993-11-25 Southwestern Bell Technology Resources, Inc. Open architecture interface storage controller
US5659690A (en) * 1992-10-15 1997-08-19 Adaptec, Inc. Programmably configurable host adapter integrated circuit including a RISC processor
US5613141A (en) * 1992-10-19 1997-03-18 International Business Machines Corporation Data storage subsystem having dedicated links connecting a host adapter, controller and direct access storage devices
US5794056A (en) * 1993-10-04 1998-08-11 International Business Machines Corporation System for automatic buffering of commands for DASD units
US5630147A (en) * 1993-12-17 1997-05-13 Intel Corporation System management shadow port
WO1996026488A1 (en) * 1995-02-24 1996-08-29 Intel Corporation System management shadow port
US5802546A (en) * 1995-12-13 1998-09-01 International Business Machines Corp. Status handling for transfer of data blocks between a local side and a host side
US5794069A (en) * 1995-12-13 1998-08-11 International Business Machines Corp. Information handling system using default status conditions for transfer of data blocks
US5867732A (en) * 1996-03-15 1999-02-02 Adaptec, Inc. Hardware method for verifying that an area of memory has only zero values
US5850567A (en) * 1996-03-15 1998-12-15 Adaptec, Inc. Method for specifying concurrent execution of a string of I/O command blocks in a chain structure
US5892969A (en) * 1996-03-15 1999-04-06 Adaptec, Inc. Method for concurrently executing a configured string of concurrent I/O command blocks within a chain to perform a raid 5 I/O operation
US5923896A (en) * 1996-03-15 1999-07-13 Adaptec, Inc. Method for sequencing execution of I/O command blocks in a chain structure by setting hold-off flags and configuring a counter in each I/O command block
US5812877A (en) * 1996-03-15 1998-09-22 Adaptec, Inc. I/O command block chain structure in a memory
US5758187A (en) * 1996-03-15 1998-05-26 Adaptec, Inc. Method for enhancing performance of a RAID 1 read operation using a pair of I/O command blocks in a chain structure
US5881250A (en) * 1996-03-15 1999-03-09 Adaptec, Inc. Host adapter system including an integrated PCI buffer controller and XOR function circuit
US5991861A (en) * 1996-03-15 1999-11-23 Adaptec, Inc. Method of enabling and disabling a data function in an integrated circuit
US5974530A (en) * 1996-03-15 1999-10-26 Adaptec, Inc. Integrated PCI buffer controller and XOR function circuit
US5797034A (en) * 1996-03-15 1998-08-18 Adaptec, Inc. Method for specifying execution of only one of a pair of I/O command blocks in a chain structure
JPH1097385A (ja) * 1996-09-19 1998-04-14 Toshiba Corp ディスク記録再生装置及び同装置に適用するインターフェース制御装置
US7444642B2 (en) * 2001-11-15 2008-10-28 Intel Corporation Method for indicating completion status of asynchronous events
CN100461716C (zh) * 2005-01-28 2009-02-11 华为技术有限公司 基于模拟端口的通信方法
US8719516B2 (en) * 2009-10-21 2014-05-06 Micron Technology, Inc. Memory having internal processors and methods of controlling memory access
US9952801B2 (en) * 2015-06-26 2018-04-24 Intel Corporation Accelerated address indirection table lookup for wear-leveled non-volatile memory
US10318193B2 (en) * 2015-09-14 2019-06-11 Sandisk Technologies Llc Systems and methods of command authorization

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3787891A (en) * 1972-07-03 1974-01-22 Ibm Signal processor instruction for non-blocking communication between data processing units
US3778780A (en) * 1972-07-05 1973-12-11 Ibm Operation request block usage
AU518055B2 (en) * 1977-06-06 1981-09-10 Sits Soc It Telecom Siemens Interface unit between a data processor anda remote unit
SU752318A1 (ru) * 1978-07-17 1980-07-30 Предприятие П/Я А-7390 Мультиплексный канал
US4783739A (en) * 1979-11-05 1988-11-08 Geophysical Service Inc. Input/output command processor
US4445176A (en) * 1979-12-28 1984-04-24 International Business Machines Corporation Block transfers of information in data processing networks
US4449182A (en) * 1981-10-05 1984-05-15 Digital Equipment Corporation Interface between a pair of processors, such as host and peripheral-controlling processors in data processing systems
US4553202A (en) * 1982-05-06 1985-11-12 International Business Machines Corporation User controlled dialog resource switching in a multi-tasking word processor
US4653020A (en) * 1983-10-17 1987-03-24 International Business Machines Corporation Display of multiple data windows in a multi-tasking system
US4855949A (en) * 1986-05-05 1989-08-08 Garland Anthony C NOCHANGE attribute mode
DE3850881T2 (de) * 1988-10-28 1995-03-09 Ibm Verfahren und Vorrichtung zur Nachrichtenübertragung zwischen Quellen- und Zielanwender durch einen anteilig genutzten Speicher.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512165B1 (ko) * 1998-05-08 2005-11-11 삼성전자주식회사 충전 가능한 배터리의 용량 측정 방법

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Publication number Publication date
CN1048938A (zh) 1991-01-30
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CA2012400A1 (en) 1990-12-09
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GB9008084D0 (en) 1990-06-06
JPH0670783B2 (ja) 1994-09-07

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