KR910000530B1 - 다수 비트폭 메모리 구조용 패리티 검사시스템 - Google Patents

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KR910000530B1
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유니시스 코포레이션
케네쓰 엘. 밀러
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Abstract

내용 없음.

Description

다수 비트폭 메모리 구조용 패리티 검사시스템
제1도는 전형적인 다수-비트기억장치 구조가 도시되며, 다수 비트의 RAM칩(201,201-20qq)이 n개의 자료비트라인을 따라 소스 수단으로부터 버스에 의해 공급되는 구조가 갖춰진 기억장치 유닛(20)을 제공하도록 도시된 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 주소버스 20 : RAM 패리티(parity)메모리 칩
30-33 : 배타적 OR게이트(제1감지수단)
40-43 : 배타적 OR게이트(제2감지수단)
50 : OR게이트(제3감지수단)
본 발명은 특수한 패리티 검사회로를 사용하므로써 입증될 수 있는 다수의 비트 메모리 구조내에 자료비트가 놓이는때 자료전송의 완벽함을 증명하기 위한 회로 및 장치에 관한 것이다.
많은 종류의 메모리 칩 구조가 디지탈 회로에서 사용되며, 가장 간단한 메모리 구조는 메모리 칩이 단지 1비트인 때이다. 예를 들어 4K와 같은 조직을 갖는 기억장치는 1이 기억구조가 1비트인 상황을 나타내며 메모리 유닛이 4,092비트의 메모리를 저장할 수 있음을 나타내고, 각 개별 비트공간이 메모리 공간내에 있는 특별한 자료비트를 출력시키기 위해 주소될 수 있다.
이같은 메모리 구조(1비트 메모리 칩에 의해 만들어진다)를 위해 사용되는 종래의 패리티 검사탐지회로는 단일의 패리티 비트를 각 단어로 추가시키므로써 제공되는데 이때, 패리티 비트가 기록시간중에 기록된 단어와 함께 메모리내로 저장하여지게 된다. 나중에, 특별한 단어와 그 패리티 비트가 판독되는 때는 판독시간중에 판독된 단어에 대한 패리티를 조사하므로서 한 새로운 패리티 검사가 달성된다.
사용된 메모리 칩이 이들의 조직내에서 단지 1비트인 한, 이같은 기법은 적합하며 이는 이 경우에 어떤 단일칩 고장도 결국 단일 비트 고장을 발생시키며 따라서 그같은 단어와 그 패리티 비트를 판독하므로써 탐지되기 때문이다.
그러나, 메모리 구조내에서 사용되는 메모리 칩이 1K에 대해 4개와 같은 다수 비트 폭에 따라 조직되는 것이 요즈음의 추세이다. 이같은 조건하에서 하나의 패리티 비트를 하나의 단어 기록으로 추가시키고 이같은 단어를 판독한 후에 패리티 비트를 탐지하는 정상적 탐지방법은 4비트 고장에는 어떠한 고장도 일으키지 않을 것이기 때문에 시스템이 많은 단일 칩 고장을 놓치도록 하는 원인이 된다.
매우 자주 사용되는 메모리 구조가 예를 들어 제어저장 및 조사테이블과 같은 디자인에서 다수 비트개의 메모리 칩으로 구성되기 때문에 종전 형태의 패리티 검사에서 고질적인 부정확함을 극복하기 위해 보다 정확한 패리티 검사방법을 사용함이 가장 바람직하다.
본 발명은 다수 비트 메모리 구조에 적용가능한 개선되고 보다 정확한 패리티 탐지방법에 관한 것이다. 이같은 시스템은 메모리 구조내에서 사용되는 다수 비트 폭 메모리 칩 각각으로 입력라인의 숫자(k)와 같은 갯수의 한 세트의 패리티 비트를 발생시키므로써 주소된 위치내에 놓인 각 단어를 위해 한 세트의 패리티 자료를 발생시킨다.
따라서 "PO"로 지정된 패리티 비트(제1도)는 "q"개 메모리 칩 각각의 각 상응하는 입력라인 "0"비트의 패리티 합계가 된다. 유사하게, 패리티 비트 "Pk"는 메모리 칩 각각의 "kn" 모든 비트의 패리티 합계가 된다. 이들 패리티 비트는 각 세트의 k 입력비트라인을 RAM 기억장치(20)와 같은 기억장치 구조로 기록하기 위한 자료를 지닌 각 기억장치 칩에서의 k 입력비트라인 각 세트를 따옴으로써 만들어진다.
특별한 RAM 메모리가 판독을 위해 가능해진 뒤에는 상관관계가 있는 각 메모리 칩의 출력비트라인 각 세트가 RAM 패리티 기억장치 칩의 출력과 비교하기 위해 합하여지며, 이때의 RAM 패리티 기억장치 칩의 출력은 기록 사이클 비트라인으로부터의 자료를 어떤 정해진 주소에서든 판독 사이클 비트라인에서의 자료와 상관관계가 있도록 한 것이다.
제1 및 제2세트의 배타적 OR 게이트(XOR)는 같은 메모리 위치를 주소하는 각각의 기록-판독 사이클에 대해 제1 및 제2세트의 k개 합성 패리티 자료를 발생시키도록 사용된다. 한 보조 패리티 메모리 칩이 각 기억장치 칩내의 유사한 위치에 해당하는 위치에 제1세트의 k개 합성 패리티 자료를 수신하여 동일한 주소 자료가 구조화 메모리내 각 주소에 해당되는 제1세트의 합성 패리티 자료를 판독해낼 수 있도록 한다. 이같은 패리티 자료가 다음에 제2세트의 k개 합성 패리티 자료를 제공하기 위해 상기 제2세트의 배타적 OR 게이트로 입력되게 된다.
제2세트의 배타적 OR 게이트 출력은 만약 패리티 자료에 어떤 불일치가 발생한다면 패리티 오류신호를 출력시킬 단일의 OR 게이트로 공급된다.
따라서 1 내지 4비트 오류를 발생시킬 수 있는 어떠한 단일 칩 고장도 이같은 방법에 의해 탐지될 것이다
제1도에 도시된 바와 같이 전형적인 다수 비트 폭 메모리 구조가 도시되어 있으며, 다수 비트의 RAM 칩(201,202…20q)으로 도시된 일련의 유닛이 다수(n)의 자료비트라인을 따라 소스로부터 버스에 의해 공급을 받는 메모리 저장유닛(20)을 제공하도록 되어 있다.
각 메모리 칩 주소는 2m위치를 위해 "m"비트일 수 있으며, 4비트라인의 메모리 자료버스 각 라인 그룹이 RAM 메모리 칩으로의 4개 자료입력으로 공급된다. 제1도에서 도시된 바와 같은 이들 입력은 칩 비트 k0, k1, k2및 k3으로 지정된다. RAM 20q으로의 입력은 kq, kq1, kq2및 kq3으로 지정될 수 있다.
제1도에 도시된 바와 같이, RAM 기억구조는 개별 메모리 칩에서의 어느 위치가 자료가 일시적으로 저장되기 위해 사용될 것인가를 선택하도록 사용되는 주소버스(10)를 갖게된다. 추가하여 각 RAM 메모리 칩은 어느 기억장치가 기록될 수 있는지 혹은 판독될 수 있는지를 선택하는 기록가능(WE)라인을 갖는다.
따라서 자료비트를 전송하는 일련의 "n"개 메모리 자료버스라인(제1도)이 소스로부터 나오는 것으로 왼쪽에 도시되며, 일련의 메모리 칩 유닛에서의 주소된 위치내로 입력되고, 그후에 이들이 판독되며 종착으로의 전송을 위해 "n"개 라인의 메모리 버스상에 놓이게 된다.
제1도에 도시된 바와 같이, 메모리 칩이 4개이상 또는 이하의 라인을 갖기 때문에 입력의 숫자가 "k"로 지정될 수 있는 4개 라인의 입력세트를 각 메모리 칩이 갖는다. 따라서 문자 "k"는 특별한 메모리 칩 각각이 k 입력라인 및 k 출력라인을 갖는 것으로 특징될 수 있도록 자료비트라인의 숫자를 지정할 것이다.
메모리 칩 각각의 비트 k0각각은 배타적 OR 게이트(30)로 연결된다. 마찬가지로 RAM 메모리 칩의 k1비트라인 각각은 배타적 OR 게이트(31)에 연결된다. 역시 마찬가지로 메모리 칩 입력에 각각에 대한 비트 k2는 배타적 OR 게이트(32)로 연결되며, 메모리 칩 각각의 입력비트 k3각각은 배타적 OR 게이트(33)으로 연결된다.
배타적 OR 게이트(제1감지수단)(30 내지 33) 각각은 P0, P1, P2및 P3로 지정된 특별한 패리티 출력신호를 제공할 것이다. 이들은 결과로 발생되는 혹은 합성 패리티 자료의 제1세트로 지정될 수 있으며, 이들의 출력이 RAM 패리티 메모리 칩(22)으로 입력되어 입력비트 k개를 RAM 메모리 칩 시리즈 각각의 상응하는 입력비트 k와 상호관계시키도록 한다.
RAM 메모리 칩(201내지 20q)의 출력측에는 메모리 버스의 판독측이 있다. 입력 또는 기록측에서와 유사하게 메모리 버스의 판독측은 메모리 칩 각각의 상응하는 k개 비트라인 각각을 특정 배타적 OR 게이트에 연결시킨다. 따라서 배타적 OR 게이트(40)는 모든 k0비트라인을 연결시키며, 배타적 OR 게이트(41)는 모든 k1비트라인을 연결시키고, 배타적 OR 게이트(42)는 k2비트라인 각각을 연결시키며, 배타적 OR 게이트(43)는 비트라인 k3각각을 연결시킨다.
게다가 보조 RAM 패리티 메모리 칩(22)의 상호관련 "k"개 출력은 또한 상응하는 비트라인을 배타적 OR 게이트(제2감지수단)(40,41,42 및 43)로 연결시킨다.
배타적 OR 게이트 제2세트는 PE0, PE1, PE2및 PE3로 지정된 각각의 합성 패리티 자료라인을 갖는다. 이들 일련의 출력라인은 OR 게이트(제3감지수단)(50)로 공급되며, 이에 의해 RAM의 상응하는 패리티 칩 비트라인의 출력과 각 메모리 칩의 k개 출력라인의 상응하는 패리티 총합사이의 불일치가 결과로 발생되는 패리티 오류신호가 불일치의 순간에 발생하도록 할 것이다.
제1도에 도시된 연결로부터 알 수 있듯이, RAM 패리티 메모리 칩(22)은 일련의 주소위치를 가지며 이들 주소위치가 RAM 메모리 칩(201,202-20q)내 같은 세트의 주소위치와 일치하게 된다.
따라서 메모리 시스템의 다수 비트 메모리 구조내 한 특정주소내에 위치한 소스라인상의 입력자료 각 세트에 대하여 한 세트의 상응하는 비트(P0, P1, P2및 P3)가 기록될 것이며, 이같은 상응하는 비트는 RAM 패리티 메모리 칩(22)내 해당하는 위치에 오게될 것이다.
다음에 판독작업에서, 자료비트를 메모리 구조의 종착측에 위치시키도록 하기 위해 특정 메모리 영역이 주소되는 때 동 특정 메모리 영역이 그와 같은 특정주소에 상응하는 패리티 비트의 출력을 제공하기 위해 RAM 패리티 메모리 칩에서 주소됨을 알 수 있다. 다음에 이들은 패리티 일관성이 유지되었는지 아니면 패리티 오류가 있는지를 조사하기 위해 이들 게이트 각각으로의 다른 입력과 비교하기 위해 배타적 OR 게이트(40,41,42 및 43) 각각으로 전달될 수 있다.
만약 게이트(40 내지 43)로의 어느 한 입력에서 불일치가 있게 되면 패리티 오류신호(PE0, PE1, PE2및 PE3)가 이같은 패리티 오류를 나타내므로서 패리티 오류 출력라인 상태에서의 어떤 차이도 라인(52)을 통하여 패리티 오류신호를 제공하기 위하여 OR 게이트(50)에 의하여 밝혀지도록 할 것이다.
따라서, 만약 메모리 구조가 K개 비트인 메모리 칩으로 만들어지고 버스내 자료비트라인의 숫자가 "n"개이면 그래서 "n"가 "k"로 나뉘어질 수 있다면 필요한 메모리 칩의 숫자는 "q"의 크기로 정해질 수 있음을 알게될 것이다.
따라서 "q"는 "n"을 "k"로 나눈것과 같다(
Figure kpo00001
이 같은 특징의 패리티 탐지방법은 비록 다수 비트 메모리 구조가 사용된다 해도 전체 메모리 칩이 고장나거나 메모리 칩의 일부가 고장나는 경우 패리티탐지에 있어서 어떤 정확도도 잃지 않게 될 것이다.
이같은 패리티 탐지시스템에 의해 어떠한 경우 메모리 칩에서의 어떠한 형태의 고장도 탐지되며, 이는 입력 또는 "기록"측에서 각 자료비트라인이 체크되어 RAM 패리티 칩으로 한 패리티 비트를 제공하도록 하며, 다음에 RAM 패리티 칩이 메모리 구조의 "판독" 또는 출력측에서 그에 상응하는 비트라인 자료와 체크될 수 있으므로써 자료전송을 다시 계획하고 재시도하기 위해 적절한 처리기 유닛을 플래그하도록 사용될 수 있는 한 패리티 오류 출력신호를 제공할 수 있도록 한다.
상기에서는 다수 비트 메모리 구조를 위한 특정된 패리티 탐지 방법이 설명되었다.
이같은 방법은 메모리의 각 단어에 하나의 패리티 비트가 제공되며 이같은 패리티 비트가 패리티 비트를 갖는 메모리로부터 판독되고 판독된 패리티가 기록된 패리티 비트와 일치하는지 조사되는 종래 표준 패리티 형태 탐지방법으로서 이같은 시스템은 메모리 구조로 기록하고 메모리 구조로부터 판독하는 중에 오중복(misduplication) 또는 분실 비트의 탐지에 있어 완전히 정확할 수 없는 탐지방법을 사용하는때 발생되는 어려움을 극복하고자 하는 것이다.
상기 설명된 개념의 일정한 변경이 구조내에서 만들어질 수 있으며 본 발명의 범위는 첨부된 청구범위에 의해 제한될 것이다.

Claims (7)

  1. (a) 소스 수단(제1a도)으로부터 종착수단(제1도(b))로 자료를 전송하기 위한 "n"개 자료비트라인을 가지며 (a1) 각 라인 그룹이 "k"개의 연소된 비트라인으로 구성된 "q"개의 일련의 라인 그룹을 포함하는 자료전송 버스 (b) 상기 다수 비트 RAM 메모리 칩을 형성시키며 소스수단으로부터 자료비트를 수신하고 저장하도록 연결되는 "q"개의 다수 비트 RAM 기억장치 칩으로, 이때
    Figure kpo00002
    이고, "k"가 각 메모리 칩에 연결된 라인 그룹내의 자료비트라인의 갯수를 나타내며, 이때의 "k"는 또한 "n"의 약수이기도 하고, 그리고 상기 "q"개의 메모리 칩 각각이 상기 전송 버스 라인 그룹 각각으로부터 연속된 "k"개의 자료비트라인을 수용하도록 연결되어 종착수단(제1b도)으로의 전송을 위해 상응하는 자료비트 출력라인에서 계속적인 판독 출력을 가능하게 하며, 한편 메모리 칩 각각은 "k"개의 자료비트 입력라인을 가지며 이같은 자료비트를 수신하여 각각 특별히 주소된 기억장치 위치에 저장하도록 하고, 그리고 각 메모리 칩으로의 연속적인 자료비트 입력라인이 K0, K1, K3-Kx로 지정되어 상기 메모리 칩 각각이 메모리 칩 서로간에 서로 관련있는 하나의 입력자료 비트라인을 갖도록 하는 바의 "q"개 다수 비트 RAM 메모리 칩(201, 202, …20q), (c) 상기 소스 수단에 연결되어 "q"개의 메모리 칩 각각에서 상응하는 입력라인 각각에서의 자료비트 각각을 감지하여 한 보조 RAM 패리티 칩(22)에 일시적으로 저장시키기 위한 제1세트의 "k"개의 합성 패리티 비트(P0, P1, P2, P3)를 제공하기 위한 제1의 감지수단(30,31,32,33), (d) 상기 종착수단에 연결되며, "q"개의 메모리 칩 각각의 상응하는 출력비트라인 각각에서의 자료비트를 감지하여 제2세트의 "k"개 합성 비트를 입력으로 선택하는 제2감지수단(40,41,42,43)으로 이같은 수단이 (d1) 제1세트의 "k"개 합성 패리티 비트와 상기 제2세트의 "k"개 합성 비트를 비교하여 제3의 감지수단(50)으로 제3의 "k"개 출력라인을 제공하도록 하는 검사수단을 포함하는 바의 제2감지수단(40,41,42,43) (e) 상기 다수 비트 메모리 칩 각각의 비트 폭과 주소위치를 복사하여 다수 비트 메모리 구조의 각 주소위치로의 입력자료를 대표하는 상기 제1세트의 "k"개 합성 패리티 비트의 일시적인 저장을 위해 각 기록-판독 사이클에서 패리티 저장 칩으로 동작되는 보조 RAM 패리티 메모리 칩(22)으로 이같은 보조 메모리 칩이 상기 제1감지수단으로부터 제1세트의 "k"개 합성 패리티 비트를 수신하기 위한 "k"개 입력라인을 갖는 바의 보조 RAM 패리티 메모리 칩(22), (f) 상기 제1세트의 "k"개의 합성 패리티 비트와 제2세트의 "k"개의 합성 비트가 일치하는지 그렇지 않은지를 결정하기 위해 제3세트의 "k"개 출력라인을 수용하는 제3감지수단(50), (g) 다수의 "k"개 자료비트를 발생시키고, "k"개 비트라인 여럿 가운데 한 "k"개 비트라인에서의 각 비트가 다수 비트 메모리 구조로 기록되기 위한 소스 수단(source means)(제1a도), (h) "k"개 출력비트라인을 통해 상기 다수 비트 메모리 구조로부터 판독되는 "k"개 자료비트를 수신하기 위한 종착수단(destination means)를 포함하는 자료 전달 버스(제1a도)가 "k"개의 라인을 갖는 라인 그룹들로 구성된 "n"개 자료비트라인을 가지며, 각 그룹의 "k"개 라인이 단 하나의 다수 비트폭 메모리 칩에 의해 사용되는, 다수 비트 직접 접근 메모리 구조내로 저장되고 또 이로부터 판독되기도 하는 자료의 자료 전송 신뢰도를 검사하기 위한 다수 비트폭 메모리 구조용 패리티 검사시스템.
  2. 제1항에 있어서, 상기 첫번째 감지 수단이 (a) 제1세트의 "k"개 배타적 OR 게이트(XOR)으로 이같은 XOR 게이트 각각이 "q"개의 라인 그룹 각각으로부터 하나의 자료비트를 수신하도록 연결되고 각 XOR을 위한 한 자료가 라인 그룹의 "k"개 라인중 각기 다른 하나로부터 오게되는 바의 배타적 OR 게이트(30,31,32,33), (b) 자료를 다수 비트 메모리내로 기록시키는 중에 보조 RAM 패리티 칩으로의 전송을 위한 제1세트의 "k"개 합성 패리티 출력비트(P0, P1, P2, P3)를 포함함을 특징으로 하는 다수 비트폭 메모리 구조용 패리티 검사시스템.
  3. 제2항에 있어서, 상기 두번째 감지 수단이 (a) 제2세트의 "k"개 배타적 OR 게이트(XOR)로 이같은 XOR 게이트 각각이 일련의 "k"개 게이트 입력을 가지며 게이트 입력 각각이 "q"개 메모리 칩 각각으로부터 자료비트 출력라인중 해당하는 한 라인으로 연결되는 "k"개 배타적 OR 게이트(XOR)(40,41,42,43), (a1) 그리고 이같은 제2세트의 XOR 게이트 각각이 보조 RAM 패리티 메모리 칩의 해당하는 출력라인으로부터 추가의 한 입력을 갖게되며, 그리고 (b) 상기 제2세트의 XOR 게이트 각각으로부터 한 라인출력을 제공하며 제2세트의 합성 패리티 비트로 지정된 한 세트의 "k"개 출력라인을 포함함을 특징으로 하는 다수 비트폭 메모리 구조용 패리티 검사시스템.
  4. 제1항에 있어서, 상기 검사수단(50)이 (a) 상기 제2세트의 XOR 게이트 각각의 출력을 수신하여 패리티 오류가 발생된때 한 오류신호를 발생시키도록 하기위한 한 보조출력 OR 게이트를 포함함을 특징으로 하는 다수 비트폭 메모리 구조용 패리티 검사 시스템.
  5. (a) "q"개의 병렬로 동작되는 RAM 메모리 칩을 가지며 이같은 메모리 칩 각각이 "m"개 비트폭을 갖고 이때에 RAM 메모리 칩 각각이 "k"개 입력비트-라인을 수신하며 "k"개의 상응하는 출력비트라인을 포함하는 다수 비트 메모리 버스 구조, (b) 상기 다수 메모리 칩 각각에서의 상응되는 위치를 주소하기 위한 주소수단(10), (c) 상기 다수 메모리 칩 각각에서의 각 주소된 위치로/로부터 자료비트를 기록 또는 판독함을 가능하게 하기 위한 가능수단(WE), (d) 일련의 "q"개 라인-그룹으로 각 라인 그룹이 상기 메모리 칩 각각으로의 입력을 위해 "k"개 자료 비트라인으로 구성되는 라인 그룹(제1a도), (e) 각 주소 위치에서 상기 메모리 구조로부터 판독된 자료비트와의 비교를 위해 그래서 한 패리티 오류가 발생했는가를 결정하고 고장난 자료전송을 나타내도록 하기 위해 상기 메모리 구조내로 기록된 자료비트를 표분 추출하기 위한 패리티 자료 감지수단, 이같은 패리티 자료 감지수단이 (e1) 제1세트의 "k"개 XOR 게이트로서, 이들 각각이 상기 메모리 칩 각각으로의 해당하는 입력비트라인을 표본추출하며 배타적 OR 게이트 동작을 사용하여 상기 "k"개 입력라인 각각에 대한 제1세트의 출력 패리티 비트를 제공하도록 하는 제1세트의 "k"개 XOR 게이트(30-33), (e2) 상기 XOR 게이트로부터 제1세트의 "k"개 패리티 출력비트 각각을 수신하며 이같은 제1세트의 "k"개 패리티 출력비트를 저장시키기 위해 상기 다수 비트폭 메모리 구조내 해당하는 주소된 위치 각각에 대하여 한 주소위치를 제공하도록 하는 RAM 패리티 메모리 칩(22), (e3) 제2세트의 "k"개 배타적 OR 게이트(XOR)로서 이같은 게이트 각각이 상기의 다수 비트폭 메모리 구조를 하는 메모리 칩 각각의 출력비트라인중 각각 해당하는 비트라인을 표본추출하며, 추가로, 상기 패리티 메모리 칩으로부터 출력 패리티 자료비트중 해당하는 세트를 표본추출하고, 따라서 상기 메모리 칩 각각의 각 비트라인과 관련이 있는 한 세트의 "k"개 패리티 오류신호를 발생시키도록 하는 배타적 OR 게이트(40-43)를 포함하는 패리티 자료 감지수단 포함의 다수 비트폭 RAM 메모리 구조내로 그리고 동 메모리 구조로부터 전송되는 자료에 대한 다수 비트폭 메모리 구조용 패리티 검사시스템.
  6. 제5항에 있어서, 상기 제2세트의 XOR 게이트로부터 "k"개 패리티 오류신호를 수신하여 만약 패리티 자료의 불일치가 있게되면 패리티 오류신호를 발생시키도록 하기위한 보조 OR 게이트 수단(제3감지수단)(50)을 포함함을 특징으로 하는 패리티 검사시스템.
  7. "q"개의 병렬 RAM 메모리 칩을 가지며 각 메모리 칩이 "m"비트의 주소 라인을 갖고 "k"개의 입력자료라인과 출력자료라인을 가지며 이때 상기 RAM 메모리 칩 각각에 대한 연속적인 입출력라인 각각이 k0, k1, k2-kq로 지정되며 각 위치에서 "k"개 비트의 저장을 위해 "2m"개의 기억위치를 가지며, "2m"개 기억위치 각각이 자료의 기록과 출력을 위해 주소될 수 있는 다수 비트폭 구조의 메모리(기억장치)(201,202-20q)로서, 이같은 메모리가 (a) 제1세트의 "k"개 패리티 자료출력(P0, P1, P2-Pq)을 발생시키기 위해 상기 메모리 칩 각각으로 기록되는 중에 한 메모리 위치의 선택을 위한 주소 발생의 순간에 상기 메모리 칩 각각의 "k"개 해당하는 입력자료라인들중 하나씩을 표본추출하기 위한 제1감지수딘(30,31,32,33), (b) 제2세트의 "k"개 패리티 자료출력(PE0, PE1, PE2-PEq)을 발생시키기 위해 기록중에 주소된 바의 같은 메모리 장소를 선택하기 위해, 판독중 주소발생의 순간에 제1세트의 "k"개 패리티 자료출력 각각과 비교하도록 상기 "q"개 메모리 칩 각각의 "k"개의 해당하는 출력자료라인들중 하나씩을 표본추출하기 위한 제2감지수단(40,41,42,43), (c) 제1세트의 "k"개 패리티 자료출력으로부터의 "k"개 입력을 가지며, 한세트의 주소가능한 메모리 위치를 가지며 이같은 메모리 위치에서 상기 "q"개 메모리 칩 각각에서의 각 주소가능한 위치에 상응하는 패리티 자료비트를 저장하고, 상기 패리티 메모리 칩이 "k"개 패리티 출력라인을 통해 제1세트의 k개 패리티 비트를 제공하여 상기 메모리 칩 각각에 있는 주소된 기억위치에 상응하는 어떤 주소된 위치로부터 상기의 저장된 패리티 자료를 실행시키도록 하는 보조 패리티 메모리 칩(22), (d) 패리티 오류의 발생을 감지하기 위해 제2세트의 "k"개 패리티 자료출력을 수신하기 위한 보조출력 게이트 수단(50)을 포함함을 특징으로 하는 다수 비트폭 메모리 구조용 패리티 검사 시스템.
KR1019870701108A 1986-04-21 1987-03-17 다수 비트폭 메모리 구조용 패리티 검사시스템 KR910000530B1 (ko)

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