KR910000064B1

KR910000064B1 - Starting reset signal generating circuit

Info

Publication number: KR910000064B1
Application number: KR1019850009037A
Authority: KR
Inventors: 김용석
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-11-30
Filing date: 1985-11-30
Publication date: 1991-01-19
Also published as: KR870005375A

Abstract

The generator in the digital audio apparatus resets all registers and counters in an error correction circuit to coincide with all data synchronisation when reproducing the data. When a key on pulse (S1) is applied to a flip-flop (FF1), the output (Q1) is provided to an AND gate (AN1) receiving a frame synchronous signal (C). The output of the (AN1) is applied to a flip-flop (FF2) as well as the (FF1) through a buffer (B1) to reset it. The output of the (FF2) is provided to an AND gate (AN2) receiving a black synchronous (f) signal and provideing the initial reset signal (g). Then only one key on pulse is generated when pushing the play button and another reset pulses are never generated during the reproduction mode so that the malfunction of the apparatus is prevented.

Description

Initial reset generation circuit

제1도는 전체 시스템을 나타낸 블록도.1 is a block diagram showing the entire system.

제2도는 본 발명의 실시예를 나타낸 상세회로도.2 is a detailed circuit diagram showing an embodiment of the present invention.

제3도는 후레임 동기 발생회로도.3 is a frame synchronization generating circuit diagram.

제4도는 블록동기 발생회로도.4 is a block synchronization generating circuit diagram.

제5도는 본 발명에 따른 파형도.5 is a waveform diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 헤드 2 : 동기 검출부1 head 2 synchronization detection unit

3 : 버퍼 메모리 4 : 복조부3: buffer memory 4: demodulator

5 : 리세트부 6 : 에러 정정부5: reset section 6: error correction section

7 : D/A변환부 FF1-FF4 : 플립플롭7: D / A converter FF1-FF4: Flip-flop

SR : 시프트 레지스터 B1,B2 : 버퍼SR: Shift register B1, B2: Buffer

AN1-AN4 : 앤드 게이트 NO1 : 노아 게이트AN1-AN4: AND Gate NO1: Noah Gate

I1 : 인버터I1: Inverter

본 발명은 디지털 오디오에서 재생시 초기 리세트 발생회로에 관한 것으로, 특히 재생시 에러 정정부에 있는 모든 레지스터, 카운터 등을 초기 리세트시켜 모든 데이터 동기를 일치시키도록 하는 초기 리세트 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an initial reset generation circuit during reproduction in digital audio, and more particularly, to an initial reset generation circuit for initializing all registers, counters, etc. in the error correction unit during playback to match all data synchronization. will be.

종래의 디지털 오디오 재생시 에러 정정부의 모든 레지스터와 카운터는 서로 다른 값을 가지고 있으므로 초기화 되지 않으면 에러 정정이 되지 않아 오동작이 발생되고, 잡음이 생기는 문제점이 있었다.In the conventional digital audio reproduction, all registers and counters of the error correcting unit have different values, so if not initialized, error correction is not performed and noise is generated.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 에러 정정부에 초기화 시켜주는 리세트 신호를 인가하여 데이터 동기를 일치시키는 리세트 발생회로를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and an object thereof is to provide a reset generation circuit for matching data synchronization by applying a reset signal initialized to an error correction unit.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 전체 시스템을 나타낸 블록도로서, 부호 1은 헤드, 부호 2는 동기 검출부, 부호 3은 버퍼 메모리, 부호 4는 복조부, 부호 5는 리세트부, 부호 6도 에러 정정부, 부호 7은 디지털 아날로그 변환기(D/A)로 헤드(1)에서 감지된 신호를 동기 검출부(2)에서 검출한 후 복조부(4)에서 복조되고, 에러 정정부(6)에 입력되는 상태에서 펄스를 한번 발생시켜 D/A변환기(7)에서 아날로그로 변환된다.1 is a block diagram showing an entire system, where 1 is a head, 2 is a synchronization detector, 3 is a buffer memory, 4 is a demodulator, 5 is a reset unit, 6 is an error correction unit, 7 Decodes the signal detected by the head 1 by the digital-to-analog converter (D / A) by the synchronization detector (2), and then demodulates it by the demodulator (4) and outputs a pulse in the state input to the error correction unit (6). It is generated once and converted to analog in the D / A converter 7.

제2도는 본 발명의 실시예를 나타낸 상세회로도로서,플립플롭(FF1)의 키 온 펄스 단자(S1)에는 키 온 펄스가 인가되도록 연결하고, 출력단(Q1)은 후레임 동기신호(C)가 인가된 앤드 게이트(AN1)의 다른 입력단에 연결되며, 앤드 게이트(AN1)의 출력단을 버퍼(B1)를 통해 플립플롭(FF1)의 리세트 단자(R1)에 연결됨과 동시에 플립플롭(FF2)의 키 온 펄스 단자(S2)에 연결된다.2 is a detailed circuit diagram illustrating an embodiment of the present invention. The key-on pulse terminal S1 of the flip-flop FF1 is connected so that a key-on pulse is applied, and the output terminal Q1 is a frame synchronization signal C. Connected to the other input terminal of the AND gate AN1, and the output terminal of the AND gate AN1 is connected to the reset terminal R1 of the flip-flop FF1 through the buffer B1 and at the same time the key of the flip-flop FF2. It is connected to the on pulse terminal S2.

상기 플립플롭(FF2)의 출력단자(Q2)은 블랙 동기신호(f)가 인가된 앤드 게이트(AN2)의 다른 입력단에 연결되고, 앤드 게이트(AN2)의 출력단은 버퍼(B2)를 통해 플립플롭(FF2)의 리세트 단자(R2)에 연결되어 구성된다.The output terminal Q2 of the flip-flop FF2 is connected to the other input terminal of the AND gate AN2 to which the black sync signal f is applied, and the output terminal of the AND gate AN2 is flip-flop through the buffer B2. It is configured to be connected to the reset terminal R2 of (FF2).

이와같이 구성된 동작을 제5도의 파형도를 참조하여 상세히 설명한다.The operation thus constructed will be described in detail with reference to the waveform diagram of FIG.

플립플롭(FF1)의 키 온 펄스 단자(S1)에 제5a도와 같은 키 온 펄스가 인가되면 플립플롭(FF1)의 출력(Q1)은 제5b도와 같이 출력되고 상기 출력(Q1)이 제5c도와 같은 후레임 동기신호와 함께 앤드 게이트(AN1)에 인가되어 앤드 게이트(AN1)에서 논리곱 되므로 제5도(d)와 같은 파형이 출력된다.When a key-on pulse as shown in FIG. 5a is applied to the key-on pulse terminal S1 of the flip-flop FF1, the output Q1 of the flip-flop FF1 is output as shown in FIG. 5b, and the output Q1 is shown in FIG. Since the same frame synchronization signal is applied to the AND gate AN1 and is logically multiplied by the AND gate AN1, a waveform as shown in FIG. 5D is output.

제5도 (d)와 같은 파형이 버퍼(B1)를 통해 플립플롭(FF1)을 리세트(R1)시키고, 동시에 플립플롭(FF2)의 키 온 펄스 단자(S2)에 인가되어, 제5e도와 같이 출력되어 제5f도와 같은 블랙 동기신호와 함께 앤드 게이트(AN2)에 인가시켜 제5(g)도와 같은 초기 리세트 신호를 출력하게 된다.A waveform as shown in FIG. 5D resets the flip-flop FF1 through the buffer B1, and is simultaneously applied to the key-on pulse terminal S2 of the flip-flop FF2. It is output together and is applied to the AND gate AN2 together with the black sync signal as shown in FIG.

따라서, 재생기기의 플레이 버튼이 눌러지면 키 온 펄스가 순간적으로 한번 발생되고, 그 이후 플레이 버튼을 오프 시킬 때까지 키 온 펄스가 발생되지 않게 된다.Therefore, when the play button of the player is pressed, the key on pulse is generated once instantaneously, and thereafter, the key on pulse is not generated until the play button is turned off.

상기에서 앤드 게이트(AN1)에 인가되는 후레임 동기신호(c)는 제3도와 같은 회로에서 발생하는 것으로, 이를 개략적으로 설명한다.The frame synchronization signal c applied to the AND gate AN1 is generated in the circuit as shown in FIG. 3 and will be described schematically.

시프트 레니스터(SR)에 데이터 신호가 입력되면 시프트 레니스터(SR)의 8비트 출력(Q1-Q8)이 노아 게이트(NO1)에 인가되어 노아 게이트(NO1)의 출력이 시프트 레지스터(SR)의 1비트 출력(Q9)과 함께 앤드 게이트(AN3)를 통해 후레임 동기 신호(c)가 발생하게 된다.When a data signal is input to the shift registerr SR, an 8-bit output Q1-Q8 of the shift registerr SR is applied to the NOA gate NO1, and an output of the NOA gate NO1 is applied to the shift register SR. The frame sync signal c is generated through the AND gate AN3 together with the 1-bit output Q9.

또한, 상기에서 앤드 게이트(AN2)에 인가되는 블랙 동기신호(f)는 제4도에 도시한 회로에서 출력되는 것으로, 플립플롭(FF3)의 입력단(D1)에는 인버터(I1)를 통해 입력신호가 인가되고, 출력(Q3)은 플립플롭(FF4)의 입력단(D2)에 인가되며, 동시에 플립플롭(FF4)의 반전출력(

)과 함께 앤드 게이트(AN4)에 인가되어 블록 동기신호(f)가 출력된다.In addition, the black sync signal f applied to the AND gate AN2 is output from the circuit shown in FIG. Is applied, the output Q3 is applied to the input terminal D2 of the flip-flop FF4, and at the same time, the inverted output of the flip-flop FF4

) Is applied to the AND gate AN4 to output the block synchronizing signal f.

상기한 바와 같이 본 발명에 의하면, 최초의 후레임, 블록 동기신호를 찾을 필요가 없이 상기 신호들이 얻어지는 순간에 플립플롭을 리세트 시키므로 플레이 버튼이 오프되고, 다시 플레이 버튼을 누를 때까지는 키 온 펄스가 발생되지 않아 그 이후에 구해지는 많은 후레임 동기, 블록 동기신호가 가해지더라도 재생시 더 이상 리세트 펄스가 발생되지 않게 되어 오동작을 방지할 수 있으며, 회로를 간단하게 구성할 수 있는 효과가 있다.As described above, according to the present invention, since the flip-flop is reset when the signals are obtained without having to find the first frame and block synchronization signals, the play button is turned off, and the key on pulse is applied until the play button is pressed again. Even if a large number of frame synchronization and block synchronization signals obtained thereafter are applied, reset pulses are no longer generated during playback, thereby preventing malfunction, and the circuit can be easily configured.

Claims

The output Q1 of the flip-flop FF1 determined by the key on pulse a is applied to the AND gate AN1 together with the frame synchronization signal c, and the output of the AND gate AN1 is buffered B1. The flip-flop FF2 is reset and applied to the key-on pulse terminal S2 of the flip-flop FF12, so that the output Q2 of the flip-flop FF1 is AND gate together with the block synchronizing signal f. And an initial reset signal output through (AN2) and simultaneously reset the flip-flop (FF2).